JPS635442A - プログラムル−プ検出記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明・ 産業上の利用分野 本発明はプログラムデパック装置に関するものであり、
特にプログラムのループを検出し記憶するプログラムル
ープ検出記憶装置に関するものである。

従来の技術 従来のプログラムループ検出記憶装置としては、例えば
特開昭５３−１０４８８０号公報に示されている。

第４図はこの従来のプログラムループ検出記憶装置のブ
ロック図を示すものであり、１はサンプル信号１７によ
り外部から入力される命令アドレスを記憶する第１のレ
ジスタ、２はサンプル信号１７により第１のレジスタ１
の出力値を記憶する第２のレジスタ、３は第１のレジス
タ１の出力値が第２のレジスタ２の出力値より小さい時
、第１のレジスタ１の出力値を記憶する第３のレジスタ
、４は第１のレジスタ１の出力値が第２のレジスタ２の
出力値よシ小さい時出力がアクティブになる第１の比較
器、５は第１のレジスタ１の出力値と第３のレジスタの
値が同値なら出力がアクティブになる第２の比較器、６
は第１のメモリ７と第２のメモリ８の書込みアドレスを
決めるアドレスカウンタ、７は第２の比較器５の出力が
アクティブになった時第１のレジスタ１の出力値をアド
レスカウンタ６の示すアドレスに記憶する第１のメモリ
、８は第１のメモリ７と同様に第２の比較器５の出力が
アクティブになった時第２のレジスタ２の出力値をアド
レスカウンタ６の示すアドレスに記憶する第２のメモリ
、９は一定周期のサンプル信号を送るクロック回路、１
了はサンプル信号線、２ｏは第１のメモリ７、第２のメ
モリ８にデータを書込んだ後アドレスカウンタ６の値を
インクリメントさせるための遅延回路である。

以上のように構成された従来のプログラムループ検出記
憶装置においては、第１のレジスタ１の出力値が第２の
レジスタ２の出力値よシ小さい時は第１の比較器４はア
クティブになる。すなわち、プログラムに於いて負方向
へ分岐した事にょシループを形成する可能性があるので
その分岐先を示す第１のレジスタ１の出力値を第３のレ
ジスタ３に記憶する。そしてまた同じ様に第１のレジス
タ１の出力値が第２のレジスタ２の出力値より小さくな
り負方向分岐して、第１のレジスタ１の出力値と第３の
レジスタ３の出力値が同値の時、これは前回の分岐先と
分画の分岐先が同じ分岐先であることを示し、明らかに
ループを形成している事になる。従ってこの時は第２の
比較器６の出力がアクティブになり分岐先アドレスを第
１のメモリ１に書込み、分岐元のアドレスを第２のメモ
リに書込む事によりプログラムループを検出していた。

発明が解決しようとする問題点 しかしながら上記のような構成では、入れ子に　−なっ
たループすなわち第２図に示すようにループＢの中ルー
プＡが存在する場合、ループＡは検出されるが、ループ
Ｂは検出されないという問題点を有していた。なぜなら
ループＢを検出するには、ループＢの先頭アドレス（第
２図では１番地）は、ループＢの終了アドレス（第２図
ではＬ＋１番地）が実行されるまで第３のレジスタ３に
記憶されていなければならない。しかしながらループＡ
が存在してるので第３のレジスタ３の内容は、ループＡ
の先頭アドレス（第２図ではＩ＋２番地）に書き変えら
れてしまうからである。

本発明はかかる点に鑑み、第２図に示すループＢも検出
する事のできるプログラムループ検出装置を提供するこ
とを目的とする。

問題点を解決するための手段 本発明は、サンプル信号により命令のアドレスを記憶す
る第１のレジスタと、前記サンプル信号により前記第１
のレジスタの出力値を記憶する第２のレジスタと、前記
第１のレジスタの出力値が前記第２のレジスタの出力値
より小さい時、出力がアクティブになる第１の比較器と
、前記第１の比較器の出力がアクティブで第３の比較器
の出力がインアクティブの時、前記第１のレジスタの出
力値を記憶する第３のレジスタと、前記第１のレジスタ
の出力値と前記第３のレジスタの出力値が同値であれば
出力がアクティブになる第２の比較器と、前記第２の比
較器の出力がアクティブになると、前記第１および第２
のレジスタの内容をそれぞれ書込む第１および第２のメ
モリと、前記第１のメモリと前記第２のメモリの書込み
アドレスを決めるアドレスカウンタと、負方向に分岐す
る命令が格納されている分岐元アドレスと前記命令の分
岐先アドレスを一対として記憶する分岐先テーブルと、
前記第１のレジスタの出力値と前記分岐先テーブルに記
憶された分岐元アドレスを比較し対応する分岐先アドレ
スを出力する分岐先検索手段と、前記第１のレジスタと
前記第２のレジスタの出力を、各々前記分岐元アドレス
と前記分岐先アドレスとして前記分岐先テーブルに書込
む分岐先アドレス登録手段と、前記分岐先テーブルの出
力値と前記第１のレジスタの出力値が、同値なら出力が
アクティブになる前記第３の比較器と、前記第１のレジ
スタと前記第２のレジスタに前記サンプル信号を出力す
るクロック回路を備えたプログラムループ検出記憶装置
である。

作　　用 本発明は前記した構成により、クロック回路の出力する
サンプル信号により外部からデータを第１のレジスタに
記憶させ、同時に第１のレジスタの出力値を第２のレジ
スタに記憶させる。この時第１のレジスタの出力値が第
２のレジスタの出力値よシ大きい時は、ループを形成す
る可能性がないので次のサンプルに進み、小さい時は、
負方向分岐をしている事になシ、前回の分岐先アドレス
を記憶している第３のレジスタと第１のレジスタの出力
値を第２の比較器によシ比較し同じ値ならまた第１のメ
リモ及び第２のメモリに書込まれていないループを形成
していると判断しループの先頭アドレスを示している第
１のレジスタの出力値を第１のメモリに書込み、ループ
の終了アドレスを示している第２のレジスタの出力値を
第２のメモリに書込む。また負方向分岐をした時は常に
、第１のレジスタの値（分岐先アドレス）が以前にルー
プの先頭アドレスとして第１のメモリに書込まれている
か分岐先テーブル及び第３の比較器で調べる。そして第
１のメモリに書込まれていなければ第３のレジスタに第
１のレジスタの出力値を記憶させ、書込まれている時は
第３のレジスタには何も書込まない。

以上のような操作を繰シ返せば、第２図に示した入れ子
型のループＡが存在しても、−度ループＡの先頭アドレ
スと終了アドレスが各々第１のメモ°りと第２のメモリ
に書込まれると、そのループの先頭アドレスは、第３の
レジスタに記憶されない０従ってそのループは無視され
るため、第２図に示しだループＢも検出することが可能
となる。

実施例 第１図は本発明の一実施例におけるプログラムループ検
出記憶装置のブロック図を示すものである。第１図にお
いて、１はサンプル信号１７により外部からの命令アド
レスを記憶する第１のレジスタ、２はサンプル信号１７
により第１のレジスタの出力値を記憶する第２のレジス
タ、３は前回の分岐先アドレスを記憶している第３のレ
ジスタ、４は第１のレジスタ１の出力値が第２のレジス
タ２の出力値よシ小さければ出力がアクティブになる。

第１の比較器、５は第３のレジスタ３の出力値と第１の
レジスタ１の出力値を比較する第２の比較器、６は第１
のメモリ７と第２のメモリ８の書込みアドレスを決める
アドレスカウンタ、７はループ先頭アドレスである分岐
先アドレスを書込む第１のメモリ、８はループ終了アド
レスである分岐元アドレスを書込む第２のメモリ、９は
第１のレジスタ１と第２のレジスタ２ヘサンプル信号を
送るクロック回路、１０は第１のレジスタ１の出力値が
以前に分岐先アドレスとして第１のメモリ７に書込んで
いるか調べる分岐先テーブルで、第３図に示す構成をし
たＦＩＦＯ型連想メモリを用いる。その動作は、次の通
りである。サンプル信号１７によシ第１のレジスタ１の
出力するアドレスすなわち分岐元アドレス（第３図の１
８）をタグとして入力し、次のクロック信号時に、−致
するアドレスが分岐先テーブルに存在すれば入力された
分岐元アドレスに対応する分岐先アドレスを第３図の２
１に出力する。そして存在しなければ、分岐先テーブル
出力信号線＠３図の１２）がアクティブになる。さらに
第１のレジスタ１の出力値がループの先頭アドレスであ
る分岐先アドレスで第２のレジスタ２の出力値がループ
の終了アドレスである分岐元アドレスと判明し、まだ分
岐先テーブル１０に記憶されていなければ、第１のレジ
スタ１の出力値を分岐先アドレスとし第２のレジスタ２
の出力値を分岐命令アドレスとして新しく分岐先テーブ
ルに記憶させる。１１は分岐先テーブル１０の出力デー
タ線２１の出力値と第１のレジスタ１の出力値が同値な
ら出力がアクティブになる第３の比較器、１２は分岐先
テーブル１０に入力された第１のレジスタ１の出力値が
分岐先テーブル１ｏに記憶されていなければアクティブ
になる信号線、１３は第３の比較器１１の出力線で第１
のレジスタ１の出力値と分岐先テーブル１ｏのするとア
クティブになる信号線、１５は第２の比較器５の出力線
でループが発生するとアクティブになる信号線、１６は
第３のレジスタ３への書込み信号線、１了は第１のレジ
スタ１と第２のレジスタ２へのサンプリング信号線、１
８は第１のレジスタの出力データ線、１９は第２のレジ
スタの出力データ線、２ｏは第１のメモリ７、第２のメ
モリ８にデータを書込んだ後、アドレスカウンタ６の値
をインクリメントさせるための遅延回路、２１は分岐先
テーブル１０の出力データ線。

以上のように構成された本実施例のプログラムループ検
出記憶装置について、以下その動作を説明する。

第１のレジスタ１にサンプリング信号線１７がアクティ
ブになると、外部から命令のアドレスが第１のレジスタ
１に記憶されると共に第２のレジスタ２に一つ前のサン
プリング信号によって第１のレジスタに記憶されていた
データが転送される。

この時第１のレジスタ１の出力値が第２のレジスタ２の
出力値より小さいと、負方向分岐を起した、と判断し第
１の比較器４の出力信号１４がアクティブになる。また
、第２の比較器５によシ第１のレジスタ１の出力値と前
分岐アドレスを記憶している第３のレジスタ３の出力値
を比較し同値であれば第１のレジスタ１の出力値はルー
プの先頭アドレスである分岐先アドレスで第２のレジス
タ２の出力値はループの終了アドレスである分岐元アド
レスとなり第２の比較器５の出力信号１５がアクティブ
になる。従ってアドレスカウンタ６の示すアドレスに、
第１のメモリ７には第１のレジスタ１の出力値、第２の
メモリ８には第２のレジスタ２の出力値を書込み、アド
レスカウンタらがインクリメントされる。

また、サンプル信号によシ第１のレジスタ１の出力値を
分岐先テーブル１ｏに入力し、次のサンプル信号時に第
１のレジスタの出力値が以前にループ終了アドレスすな
わち分岐元アドレスとして分岐先テーブル１ｏに記憶さ
れていれば、そのループ先頭アドレスすなわち分岐先ア
ドレスを分岐先テーブル出力データ線２１から出力し、
第１のレジスタの出力値が、分岐先テーブル１ｏに記憶
されていなければ分岐先テーブル出力信号線１２をアク
ティブにする。そして第３の比較器１１は分岐先テーブ
ル１ｏの出力信号線１２がアクティブの時は検索結果信
号線１３をインアクティブにし、分岐先テーブル１ｏの
出力信号線１２がインアクティブの時は出力データ線２
１と第１のレジスタ１の出力値を比較して同値であれば
検索結果信号線１３をアクティブにする。また検索結果
信号線１３がインアクティブでさらに第１の比較器４に
より第１のレジスタ１の出力値と第２のレジスタ２の出
力値が負方向分岐を生じていると判定し、出力信号線１
４がアクティブになった場合、分岐先アドレス値である
第１のレジスタ１の出力値を第３のレジスタ３に記憶さ
せる。

以上のように本実施例によれば、既にメモリに書込んだ
ループを検索する機能を設けることにより、−度メモリ
に書込んだループを無視することができる。つまり第２
図に示した入れ子型ループＡが存在しても一度ループＡ
の先頭アドレス（第２図ではＪ＋２番地）と終了アドレ
ス（第２図ではに番地）をメモリに書込めば、ループＢ
を検出すを時ループＡを無視するので、第３のレジスタ
３がループＢの先頭アドレス（第２図ではＪ番厄を記憶
しても、ループＡの先頭アドレス（第２図ではＪ＋２番
地）によシ記憶され直す事がない。

従ってループＢもループとして検出する事ができる。

発明の効果 以上説明したように、本発明によれば、第２図に示した
入れ子型ループのループＡを含んだループであるループ
Ｂの検出も可能であり、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例のプログラムループ検
出記憶装置のブロック図、第２図は“入れ子型ループ“
を説明するループ説明図、第３図は分岐先テーブルの説
明図、第４図は従来のプログラムループ検出記憶装置の
ブロック図である。 １・・・・・・第１のレジスタ、２・・・・・・第２の
レジスタ、３・・・・・・第３のレジスタ、４・・・・
・・第１の比較器、６・・・・・・第２の比較器、６・
・・・・・アドレスカウンタ、７・・・・・・第１のメ
モリ、８・・・・・・第２のメモリ、９・・・・・・ク
ロック回路、１０・・・・・・分岐先テーブル、１１・
・・・・・第３の比較器、１２・・・・・・分岐先テー
ブル出力信号線、１３・・・・−・検索結果信号線、１
４・・・・・・第１の比較器の出力信号線、１５・・・
・・・第２の比較器の出力信号線、１６・・・・・・第
３のレジスタ書込み信号線、１７・・・・・・クロック
信号線、１８・・・・・・第１のレジスタ出力データ線
、１９・・・・・・第２のレジスタ出力データ線、２ｏ
・・・・・・遅延素子、２１・・・・・・分岐先テーブ
ル出力データ線。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図

Claims (1)

【特許請求の範囲】
1. サンプル信号により命令のアドレスを記憶する第１のレ
   ジスタと、前記サンプル信号により前記第１のレジスタ
   の出力値を記憶する第２のレジスタと、前記第１のレジ
   スタの出力値が前記第２のレジスタの出力値より小さい
   時、出力がアクティブになる第１の比較器と、前記第１
   の比較器の出力がアクティブで第３の比較器の出力がイ
   ンアクティブの時、前記第１のレジスタの出力値を記憶
   する第３のレジスタと、前記第１のレジスタの出力値と
   前記第３のレジスタの出力値が同値であれば出力がアク
   ティブになる第２の比較器と、前記第２の比較器の出力
   がアクティブになると、前記第１および第２のレジスタ
   の内容をそれぞれ書込む第１および第２のメモリと、前
   記第１のメモリと前記第２のメモリの書込みアドレスを
   決めるアドレスカウンタと、負方向に分岐する命令が格
   納されている分岐元アドレスと前記命令の分岐先アドレ
   スを一対として記憶する分岐先テーブルと、前記第１の
   レジスタの出力値と前記分岐先テーブルに記憶された分
   岐元アドレスを比較し対応する分岐先アドレスを出力す
   る分岐先検索手段と、前記第１のレジスタと前記第２の
   レジスタの出力を、各々前記分岐元アドレスと前記分岐
   先アドレスとして前記分岐先テーブルに書込む分岐先ア
   ドレス登録手段と、前記分岐先テーブルの出力値と前記
   第１のレジスタの出力値が、同値なら出力がアクティブ
   になる前記第３の比較器と、前記第１のレジスタと前記
   第２のレジスタに前記サンプル信号を出力するクロック
   回路を備えたプログラムループ検出記憶装置。