JP2003330575A - マイクロコンピュータのリセット装置 - Google Patents
マイクロコンピュータのリセット装置Info
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- JP2003330575A JP2003330575A JP2002142322A JP2002142322A JP2003330575A JP 2003330575 A JP2003330575 A JP 2003330575A JP 2002142322 A JP2002142322 A JP 2002142322A JP 2002142322 A JP2002142322 A JP 2002142322A JP 2003330575 A JP2003330575 A JP 2003330575A
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Abstract
(57)【要約】
【課題】 安価で確実にリセット処理が行えるマイクロ
コンピュータのリセット装置を提供する。 【解決手段】 ＲＥＳＢ端子とＮＭＩ端子とを並列に接
続し、ノイズなどにより、ＲＥＳＢ端子へ入力される信
号は規定された期間Ｔｒｅｓ未満で、ＲＥＳＢ端子へ入
力する信号に基づくリセット処理が完全に行われない場
合は、ＮＭＩ端子に入力する信号に基づき、ステップ１
００でＭＰＵ内蔵のウォッチドックタイマ（ＷＤＴ）を
初期化する。ステップ１１０でＷＤＴのカウントをスタ
ートさせる。ステップ１２０で所定時間ごとに行われる
初期化を禁止し無限ループを実行することによってＷＤ
Ｔをオーバーフローさせ内部リセットを発生させる。こ
のように、ＭＰＵの機能を活用しながら、リセット処理
を確実に行うことが可能になる。
コンピュータのリセット装置を提供する。 【解決手段】 ＲＥＳＢ端子とＮＭＩ端子とを並列に接
続し、ノイズなどにより、ＲＥＳＢ端子へ入力される信
号は規定された期間Ｔｒｅｓ未満で、ＲＥＳＢ端子へ入
力する信号に基づくリセット処理が完全に行われない場
合は、ＮＭＩ端子に入力する信号に基づき、ステップ１
００でＭＰＵ内蔵のウォッチドックタイマ（ＷＤＴ）を
初期化する。ステップ１１０でＷＤＴのカウントをスタ
ートさせる。ステップ１２０で所定時間ごとに行われる
初期化を禁止し無限ループを実行することによってＷＤ
Ｔをオーバーフローさせ内部リセットを発生させる。こ
のように、ＭＰＵの機能を活用しながら、リセット処理
を確実に行うことが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータのリセット装置に関する。
ータのリセット装置に関する。
【０００２】
【従来の技術】リセット端子にリセット信号が入力され
た場合にリセット処理を行うマイクロコンピュータ（以
下ＭＰＵと呼ぶ）が周知である。このようなＭＰＵにお
いては、リセット信号が入力されている間にリセット処
理を行うため、リセット信号の入力時間はＭＰＵがリセ
ット処理にかかる時間以上であることが必要である。
た場合にリセット処理を行うマイクロコンピュータ（以
下ＭＰＵと呼ぶ）が周知である。このようなＭＰＵにお
いては、リセット信号が入力されている間にリセット処
理を行うため、リセット信号の入力時間はＭＰＵがリセ
ット処理にかかる時間以上であることが必要である。
【０００３】例えばリセット処理終了に続いて通常プロ
グラムへ移行するリセット例外処理を行う場合、パワー
オンリセットあるいは外部よりフラッシュＲＯＭ書き換
えなどのＭＰＵ動作モード変更のためにＭＰＵのリセッ
ト端子に、ＭＰＵ内部の中央演算処理装置及びコンロー
ルレジスタなどの周辺回路を初期化するのに必要な所定
の時間以上、ＭＰＵをリセット状態にするリセット信号
を印加するものがある。
グラムへ移行するリセット例外処理を行う場合、パワー
オンリセットあるいは外部よりフラッシュＲＯＭ書き換
えなどのＭＰＵ動作モード変更のためにＭＰＵのリセッ
ト端子に、ＭＰＵ内部の中央演算処理装置及びコンロー
ルレジスタなどの周辺回路を初期化するのに必要な所定
の時間以上、ＭＰＵをリセット状態にするリセット信号
を印加するものがある。
【０００４】そしてリセット信号終了のタイミングでリ
セット処理終了に続いて通常プログラムへ移行するリセ
ット例外処理を実行するから、例えばＭＰＵのリセット
端子にノイズ等によってリセット処理にかかる時間未満
の信号が印加された場合、ＭＰＵ内部のコントロールレ
ジスタなど内蔵モジュールの初期化が不完全な状態とな
るなどリセット処理が完全に行われないため、リセット
例外処理が実行されず、リセット状態復帰後はノイズが
印加される前に実行していたプログラムカウンタから継
続してプログラムを再実行してしまう。
セット処理終了に続いて通常プログラムへ移行するリセ
ット例外処理を実行するから、例えばＭＰＵのリセット
端子にノイズ等によってリセット処理にかかる時間未満
の信号が印加された場合、ＭＰＵ内部のコントロールレ
ジスタなど内蔵モジュールの初期化が不完全な状態とな
るなどリセット処理が完全に行われないため、リセット
例外処理が実行されず、リセット状態復帰後はノイズが
印加される前に実行していたプログラムカウンタから継
続してプログラムを再実行してしまう。
【０００５】
【発明が解決しようとする課題】この結果、ＭＰＵ内部
の一部の周辺内蔵モジュールのみが初期化された状態に
なり、ユーザーがイニシャライズプログラムによって設
定した任意の値と異なる設定値でプログラムが実行され
てしまうため、動作が不安定になり予期せぬ動きをする
可能性が生ずる問題があった。本発明は、上記従来の問
題点に鑑み、安価な構成で確実にリセット処理が行える
マイクロコンピュータのリセット装置を提供することを
目的としている。
の一部の周辺内蔵モジュールのみが初期化された状態に
なり、ユーザーがイニシャライズプログラムによって設
定した任意の値と異なる設定値でプログラムが実行され
てしまうため、動作が不安定になり予期せぬ動きをする
可能性が生ずる問題があった。本発明は、上記従来の問
題点に鑑み、安価な構成で確実にリセット処理が行える
マイクロコンピュータのリセット装置を提供することを
目的としている。
【０００６】
【課題を解決するための手段】本発明は、マイクロコン
ピュータに設けられているノンマスカブル割り込み端子
とリセット端子とを接続するとともに、割り込みリセッ
ト処理手段を設け、この割込みリセット処理手段は、リ
セット端子およびノンマスカブル割り込み端子に入力さ
れた信号に基づいてリセット処理を行う。
ピュータに設けられているノンマスカブル割り込み端子
とリセット端子とを接続するとともに、割り込みリセッ
ト処理手段を設け、この割込みリセット処理手段は、リ
セット端子およびノンマスカブル割り込み端子に入力さ
れた信号に基づいてリセット処理を行う。
【０００７】
【発明の効果】本発明によれば、リセット端子とノンマ
スカブル割り込み端子とを接続して、割り込みリセット
処理手段は、ノンマスカブル割り込み端子から入力され
る信号に基づいてリセット処理を行うため、ノイズ等に
よってリセット端子に所定時間未満の信号が入力される
ことによってマイコンピュータが行うリセット処理が完
全でない場合であっても、確実にリセット処理を行うこ
とができる。マイコンピュータは通常、ノンマスカブル
割り込み端子を備えているため、端子を追加することな
く、安価に構成できる効果が得られる。
スカブル割り込み端子とを接続して、割り込みリセット
処理手段は、ノンマスカブル割り込み端子から入力され
る信号に基づいてリセット処理を行うため、ノイズ等に
よってリセット端子に所定時間未満の信号が入力される
ことによってマイコンピュータが行うリセット処理が完
全でない場合であっても、確実にリセット処理を行うこ
とができる。マイコンピュータは通常、ノンマスカブル
割り込み端子を備えているため、端子を追加することな
く、安価に構成できる効果が得られる。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態を実施
例により説明する。図１は、リセット装置が用いられた
電子制御装置の構成を示す図である。電子制御装置１に
は、ユーザープログラムに従って処理を行うＭＰＵ３
と、電源端子２より入力される電源電圧を電子制御装置
１の動作電圧に変換し、ＭＰＵ３などの内部回路に電源
Ｖｃｃを供給する電源回路４が用いられ、電源回路４
は、電源をオフからオンにする時に、ＯＲゲート１３を
介してＭＰＵ３に対して所定の時間リセット信号を出力
してリセット処理を行う。
例により説明する。図１は、リセット装置が用いられた
電子制御装置の構成を示す図である。電子制御装置１に
は、ユーザープログラムに従って処理を行うＭＰＵ３
と、電源端子２より入力される電源電圧を電子制御装置
１の動作電圧に変換し、ＭＰＵ３などの内部回路に電源
Ｖｃｃを供給する電源回路４が用いられ、電源回路４
は、電源をオフからオンにする時に、ＯＲゲート１３を
介してＭＰＵ３に対して所定の時間リセット信号を出力
してリセット処理を行う。
【０００９】ＭＰＵ３には、ユーザプログラムを記憶す
るフラッシュＲＯＭ５と、ユーザプログラムに従ってプ
ログラムの実行周期をカウントするタイマ６と、ＭＰＵ
３の外部／内部で発生する割り込みの優先順位をコント
ロールする割り込みコントローラ７と、処理中のデータ
を一時的に記憶するＲＡＭ８と、ＭＰＵ３に外部からデ
ータを入力し、内部での処理結果を出力するＩ／Ｏポー
ト９と、内蔵モジュールを使って演算を実行するＣＰＵ
１０と、ＣＰＵ１０で実行される演算が所定の時間内で
実行されなかった場合にはＭＰＵ３に対して内部リセッ
トを発生させるウォッチドッグタイマ（以下ＷＤＴとい
う）１１が内蔵されている。
るフラッシュＲＯＭ５と、ユーザプログラムに従ってプ
ログラムの実行周期をカウントするタイマ６と、ＭＰＵ
３の外部／内部で発生する割り込みの優先順位をコント
ロールする割り込みコントローラ７と、処理中のデータ
を一時的に記憶するＲＡＭ８と、ＭＰＵ３に外部からデ
ータを入力し、内部での処理結果を出力するＩ／Ｏポー
ト９と、内蔵モジュールを使って演算を実行するＣＰＵ
１０と、ＣＰＵ１０で実行される演算が所定の時間内で
実行されなかった場合にはＭＰＵ３に対して内部リセッ
トを発生させるウォッチドッグタイマ（以下ＷＤＴとい
う）１１が内蔵されている。
【００１０】ＭＰＵ３は、電源のパワーオンリセット、
あるいは外部リセット入力端子１２の何れかよりリセッ
ト信号がＯＲゲート１３を介して、ＲＥＳＢ端子１４、
及びノンマスカブル割り込み端子（以下、ＮＭＩ端子と
呼ぶ）１５に供給されるように接続されており、リセッ
ト信号のＬｏレベルの期間の長さによって、リセット信
号がＨｉレベルに変化するタイミングでＭＰＵ３内部で
はリセット例外処理、またはＮＭＩ例外処理の何れかを
選択して実行する。
あるいは外部リセット入力端子１２の何れかよりリセッ
ト信号がＯＲゲート１３を介して、ＲＥＳＢ端子１４、
及びノンマスカブル割り込み端子（以下、ＮＭＩ端子と
呼ぶ）１５に供給されるように接続されており、リセッ
ト信号のＬｏレベルの期間の長さによって、リセット信
号がＨｉレベルに変化するタイミングでＭＰＵ３内部で
はリセット例外処理、またはＮＭＩ例外処理の何れかを
選択して実行する。
【００１１】図２は、ＭＰＵのリセット動作を示す状態
遷移図である。まず、電源のパワーオンリセットＡ１に
より電源回路４からリセット信号が出力され、ＲＥＳＢ
端子１４がＬｏレベルになるとＭＰＵ３の処理状態はリ
セット状態Ａ２となる。パワーオンリセットの場合、電
源回路４はＣＰＵ１０、および内蔵周辺モジュールを確
実に初期化するために規定された所定の時間Ｔｒｅｓ以
上、ＲＥＳＢ端子１４をＬｏレベルとするようにリセッ
ト信号を出力し、リセット信号がＨｉレベルに変化する
タイミングでリセット例外処理状態Ａ３に遷移する。
遷移図である。まず、電源のパワーオンリセットＡ１に
より電源回路４からリセット信号が出力され、ＲＥＳＢ
端子１４がＬｏレベルになるとＭＰＵ３の処理状態はリ
セット状態Ａ２となる。パワーオンリセットの場合、電
源回路４はＣＰＵ１０、および内蔵周辺モジュールを確
実に初期化するために規定された所定の時間Ｔｒｅｓ以
上、ＲＥＳＢ端子１４をＬｏレベルとするようにリセッ
ト信号を出力し、リセット信号がＨｉレベルに変化する
タイミングでリセット例外処理状態Ａ３に遷移する。
【００１２】リセット例外処理状態Ａ３では、フラッシ
ュＲＯＭ５に記憶された例外処理ベクタテーブルからリ
セットベクタに書かれたアドレスを取り出し、そのアド
レスへ分岐する。これによりユーザープログラム実行状
態Ａ４に遷移し、ユーザーが設定したプログラムに従っ
てＭＰＵ３は処理を実行する。
ュＲＯＭ５に記憶された例外処理ベクタテーブルからリ
セットベクタに書かれたアドレスを取り出し、そのアド
レスへ分岐する。これによりユーザープログラム実行状
態Ａ４に遷移し、ユーザーが設定したプログラムに従っ
てＭＰＵ３は処理を実行する。
【００１３】次に、ユーザープログラム実行状態Ａ４
で、外部リセット入力端子１２からの入力、あるいはノ
イズによりＲＥＳＢ端子１４がＬｏレベルに変化した場
合には、再びリセット状態Ａ２に遷移する。ここで、Ｒ
ＥＳＢ端子１４がＨｉレベルに変化したとき、ＲＥＳＢ
端子１４がＬｏレベルとなっている期間ｔ１が、図３の
（Ｃ２）に示すように所定の時間Ｔｒｅｓ以上であれ
ば、上記パワーオンリセットのときと同様にリセット例
外処理状態Ａ３に遷移するが、（Ｃ１）のように所定の
時間Ｔｒｅｓ未満の場合には、ＲＥＳＢ端子１４に接続
されているＮＭＩ端子１５がＬｏレベルからＨｉレベル
に変化することにより、ＮＭＩ例外処理状態Ａ５に遷移
する。
で、外部リセット入力端子１２からの入力、あるいはノ
イズによりＲＥＳＢ端子１４がＬｏレベルに変化した場
合には、再びリセット状態Ａ２に遷移する。ここで、Ｒ
ＥＳＢ端子１４がＨｉレベルに変化したとき、ＲＥＳＢ
端子１４がＬｏレベルとなっている期間ｔ１が、図３の
（Ｃ２）に示すように所定の時間Ｔｒｅｓ以上であれ
ば、上記パワーオンリセットのときと同様にリセット例
外処理状態Ａ３に遷移するが、（Ｃ１）のように所定の
時間Ｔｒｅｓ未満の場合には、ＲＥＳＢ端子１４に接続
されているＮＭＩ端子１５がＬｏレベルからＨｉレベル
に変化することにより、ＮＭＩ例外処理状態Ａ５に遷移
する。
【００１４】ここで、ＲＥＳＢ端子１４がＬｏレベルと
なっている期間ｔ１が所定時間Ｔｒｅｓ以上である場合
であっても、リセット信号がＬｏレベルからＨｉレベル
に変化するときに、ＮＭＩ例外処理状態Ａ５に遷移しよ
うとするが、リセット例外処理状態Ａ３中は、割り込み
コントローラ７の制御によってＮＭＩ例外処理を含む全
ての割り込みが禁止される。このためＲＥＳＢ端子１４
がＬｏレベルとなっている期間ｔ１が、図３の（Ｃ１）
で示すように所定の期間Ｔｒｅｓ未満であることにより
リセット例外処理状態Ａ３に遷移しない時のみ、ＮＭＩ
例外処理状態Ａ５へ遷移することになる。
なっている期間ｔ１が所定時間Ｔｒｅｓ以上である場合
であっても、リセット信号がＬｏレベルからＨｉレベル
に変化するときに、ＮＭＩ例外処理状態Ａ５に遷移しよ
うとするが、リセット例外処理状態Ａ３中は、割り込み
コントローラ７の制御によってＮＭＩ例外処理を含む全
ての割り込みが禁止される。このためＲＥＳＢ端子１４
がＬｏレベルとなっている期間ｔ１が、図３の（Ｃ１）
で示すように所定の期間Ｔｒｅｓ未満であることにより
リセット例外処理状態Ａ３に遷移しない時のみ、ＮＭＩ
例外処理状態Ａ５へ遷移することになる。
【００１５】そして、ＮＭＩ例外処理状態Ａ５に遷移す
ると、フラッシュＲＯＭ５に記憶された例外処理ベクタ
テーブルからＮＭＩ例外処理ベクタに書かれたアドレス
を取り出し、そのアドレスに分岐する。これによって内
部リセット起動処理状態Ａ６へ遷移する。
ると、フラッシュＲＯＭ５に記憶された例外処理ベクタ
テーブルからＮＭＩ例外処理ベクタに書かれたアドレス
を取り出し、そのアドレスに分岐する。これによって内
部リセット起動処理状態Ａ６へ遷移する。
【００１６】ここで、内部リセット起動処理はプログラ
ムによって実行される処理であり、ＭＰＵ３内蔵のＷＤ
Ｔ１１を使用して内部リセットを発生させ、内部リセッ
トが発生した場合にはリセット状態Ａ２でＣＰＵ１０、
および周辺内蔵モジュールを初期化した後に、リセット
例外処理状態Ａ３を経てユーザープログラム実行状態Ａ
４へ遷移する。本実施例では、このように、ＲＥＳＢ端
子およびＮＭＩ端子に入力されるリセット信号をＬｏレ
ベルとしているが、ＭＰＵ３内のロジック状態に応じて
Ｈｉレベルであってもよい。
ムによって実行される処理であり、ＭＰＵ３内蔵のＷＤ
Ｔ１１を使用して内部リセットを発生させ、内部リセッ
トが発生した場合にはリセット状態Ａ２でＣＰＵ１０、
および周辺内蔵モジュールを初期化した後に、リセット
例外処理状態Ａ３を経てユーザープログラム実行状態Ａ
４へ遷移する。本実施例では、このように、ＲＥＳＢ端
子およびＮＭＩ端子に入力されるリセット信号をＬｏレ
ベルとしているが、ＭＰＵ３内のロジック状態に応じて
Ｈｉレベルであってもよい。
【００１７】図４は、内部リセット起動処理状態Ａ６中
に実行されるプログラムのフローチャートである。すな
わち、内部リセット起動処理状態Ａ６に遷移すると、ま
ずステップ１００において、内蔵のＷＤＴ１１につい
て、ＷＤＴ１１がオーバーフローし、内部リセットが発
生するまでの時間などの初期設定を行う。そして、ステ
ップ１１０において、ＷＤＴ１１のカウントをスタート
させ、ステップ１２０で無限ループを実行することによ
ってＷＤＴをオーバーフローさせ内部リセットを発生さ
せる。無限ループとしては、例えばＷＤＴ１１に対して
所定時間ごとに行われる初期化処理を禁止することによ
って行うことが可能である。
に実行されるプログラムのフローチャートである。すな
わち、内部リセット起動処理状態Ａ６に遷移すると、ま
ずステップ１００において、内蔵のＷＤＴ１１につい
て、ＷＤＴ１１がオーバーフローし、内部リセットが発
生するまでの時間などの初期設定を行う。そして、ステ
ップ１１０において、ＷＤＴ１１のカウントをスタート
させ、ステップ１２０で無限ループを実行することによ
ってＷＤＴをオーバーフローさせ内部リセットを発生さ
せる。無限ループとしては、例えばＷＤＴ１１に対して
所定時間ごとに行われる初期化処理を禁止することによ
って行うことが可能である。
【００１８】図５は、ユーザープログラム実行状態Ａ４
中に実行されるプログラムのフローチャートである。す
なわち、ユーザプログラム実行状態Ａ４に遷移すると、
まずステップ２００において、プログラムを実行する上
で必要となるスタックポインタの初期設定を実行し、次
のステップ２１０において、タイマ６やＩ／Ｏポート９
などを使用するＭＰＵ３周辺の内蔵モジュールの初期設
定を行う。ステップ２２０においてＲＡＭ８の初期設定
を行う。このように初期設定が行われると、ステップ２
３０において、メイン処理として、ユーザーがアプリケ
ーションを実現するために設定したプログラムが実行さ
れる。
中に実行されるプログラムのフローチャートである。す
なわち、ユーザプログラム実行状態Ａ４に遷移すると、
まずステップ２００において、プログラムを実行する上
で必要となるスタックポインタの初期設定を実行し、次
のステップ２１０において、タイマ６やＩ／Ｏポート９
などを使用するＭＰＵ３周辺の内蔵モジュールの初期設
定を行う。ステップ２２０においてＲＡＭ８の初期設定
を行う。このように初期設定が行われると、ステップ２
３０において、メイン処理として、ユーザーがアプリケ
ーションを実現するために設定したプログラムが実行さ
れる。
【００１９】実施例は、以上のように構成され、ＲＥＳ
Ｂ端子１４とＮＭＩ端子１５とを並列に接続し、ＲＥＳ
Ｂ端子１４へ入力される信号をＮＭＩ端子１５にも入力
する。ＮＭＩ端子１５から信号が入力された場合は、そ
れに基づくリセット処理を行うから、例えばノイズなど
により印加された信号はリセットするためのＬｏレベル
の期間ｔ１が規定された期間Ｔｒｅｓ未満で、ＲＥＳＢ
端子１４からの信号に基づくリセット処理が完全に行わ
れない場合であっても、リセット処理を確実に行うこと
ができる。リセット処理が不完全になることによって一
部の情報だけが初期化され、プログラムが設定した以外
の状態で実行され動作不安定になることを防止できる。
また、ＭＰＵ３は通常、ＮＭＩ端子を備えているため、
従来のＭＰＵを利用することができ、安価に構成するこ
とが可能である。
Ｂ端子１４とＮＭＩ端子１５とを並列に接続し、ＲＥＳ
Ｂ端子１４へ入力される信号をＮＭＩ端子１５にも入力
する。ＮＭＩ端子１５から信号が入力された場合は、そ
れに基づくリセット処理を行うから、例えばノイズなど
により印加された信号はリセットするためのＬｏレベル
の期間ｔ１が規定された期間Ｔｒｅｓ未満で、ＲＥＳＢ
端子１４からの信号に基づくリセット処理が完全に行わ
れない場合であっても、リセット処理を確実に行うこと
ができる。リセット処理が不完全になることによって一
部の情報だけが初期化され、プログラムが設定した以外
の状態で実行され動作不安定になることを防止できる。
また、ＭＰＵ３は通常、ＮＭＩ端子を備えているため、
従来のＭＰＵを利用することができ、安価に構成するこ
とが可能である。
【００２０】また、本実施例では、ＭＰＵ３にはＷＤＴ
が備えられ、ＮＭＩ端子１５に信号が入力された場合に
は、ＷＤＴの初期化を行った後、ＷＤＴの所定時間毎の
初期化を禁止することによって、リセット処理を行って
いるから、ＭＰＵ３内の機能を活用することができ、構
成がさらに安価になる効果が得られる。
が備えられ、ＮＭＩ端子１５に信号が入力された場合に
は、ＷＤＴの初期化を行った後、ＷＤＴの所定時間毎の
初期化を禁止することによって、リセット処理を行って
いるから、ＭＰＵ３内の機能を活用することができ、構
成がさらに安価になる効果が得られる。
【００２１】さらに、ＮＭＩ端子１５へ入力する信号に
基づくリセット処理は、印加された信号が終了した時点
で行うため、信号入力の終了時にＷＤＴがオーバーフロ
ーされて、確実に内部リセットを行うことができる。
基づくリセット処理は、印加された信号が終了した時点
で行うため、信号入力の終了時にＷＤＴがオーバーフロ
ーされて、確実に内部リセットを行うことができる。
【００２２】なお、ＮＭＩ端子１５に入力する信号に基
づくリセット処理は、所定期間Ｔｒｅｓ未満の信号が入
力された場合のみリセット処理を行うため、所定期間Ｔ
ｒｅｓ以上のリセット信号が入力されてＲＥＳＢ端子１
４に基づくリセット処理が行われる場合には、ＮＭＩ端
子１５へ入力する信号に基づくリセット処理が行われず
両方のリセット処理が重複して行われることが無い。
づくリセット処理は、所定期間Ｔｒｅｓ未満の信号が入
力された場合のみリセット処理を行うため、所定期間Ｔ
ｒｅｓ以上のリセット信号が入力されてＲＥＳＢ端子１
４に基づくリセット処理が行われる場合には、ＮＭＩ端
子１５へ入力する信号に基づくリセット処理が行われず
両方のリセット処理が重複して行われることが無い。
【００２３】本実施例では、ＭＰＵ３はＲＥＳＢ端子１
４へ所定時間以上の信号が入力された場合、リセット処
理終了に続いてユーザ設定の通常プログラムの動作へ移
行するためのリセット例外処理を行い、リセット例外処
理中は、ＮＭＩ端子１５に入力された信号に基づくリセ
ット処理を禁止するため、ＲＥＳＢ端子１４への信号の
入力によるリセット処理が完全に行われた場合には、リ
セット処理が重複して行われることを確実に防止するこ
とができる。本実施例においては、図２におけるＡ５で
のＮＭＩ例外処理とＡ６での内部リセット起動処理は割
り込みリセット処理手段を構成している。
４へ所定時間以上の信号が入力された場合、リセット処
理終了に続いてユーザ設定の通常プログラムの動作へ移
行するためのリセット例外処理を行い、リセット例外処
理中は、ＮＭＩ端子１５に入力された信号に基づくリセ
ット処理を禁止するため、ＲＥＳＢ端子１４への信号の
入力によるリセット処理が完全に行われた場合には、リ
セット処理が重複して行われることを確実に防止するこ
とができる。本実施例においては、図２におけるＡ５で
のＮＭＩ例外処理とＡ６での内部リセット起動処理は割
り込みリセット処理手段を構成している。
【図１】リセット装置が用いられた電子制御装置の構成
を示す図である。
を示す図である。
【図２】ＭＰＵのリセット動作を示す状態遷移図であ
る。
る。
【図３】ＭＰＵのリセット信号のタイミングチャートで
ある。
ある。
【図４】内部リセット起動処理状態中に実行されるプロ
グラムのフローチャートである。
グラムのフローチャートである。
【図５】ユーザープログラム実行状態中に実行されるプ
ログラムのフローチャートである。
ログラムのフローチャートである。
１ 電子制御装置
２ 電源端子
３ マイクロコンピュータ（ＭＰＵ）
４ 電源回路
５ フラッシュＲＯＭ
６ タイマ
７ 割り込みコントローラ
８ ＲＡＭ
９ Ｉ／Ｏポート
１０ ＣＰＵ
１１ ウォッチドックタイマ（ＷＤＴ）
１２ 外部リセット入力端子
１３ ＯＲゲート
１４ ＲＥＳＢ端子（リセット端子）
１５ ノンマスカブル割り込み端子（ＮＭＩ端子）
Claims (5)
- 【請求項１】 リセット端子に所定時間以上の信号が入
力されることによってリセット処理を行うマイクロコン
ピュータにおいて、前記マイクロコンピュータに設けら
れているノンマスカブル割り込み端子と前記リセット端
子とを接続するとともに、前記ノンマスカブル割り込み
端子に入力された信号に基づいてリセット処理を行う割
り込みリセット処理手段を有することを特徴とするマイ
クロコンピュータのリセット装置。 - 【請求項２】 前記マイクロコンピュータはウォッチド
ックタイマを備え、前記割り込みリセット処理手段は、
前記ノンマスカブル割り込み端子に信号が入力された場
合には、前記ウォッチドックタイマの初期化を行った
後、ウォッチドックタイマの所定時間毎の初期化を禁止
することによって、リセット処理を行うことを特徴とす
る請求項１記載のマイクロコンピュータのリセット装
置。 - 【請求項３】 前記マイクロコンピュータは前記リセッ
ト端子に信号が入力されている間、リセット処理を行う
とともに、前記割り込みリセット処理手段は、前記信号
が終了した時点で、前記ウォッチドックタイマの初期化
を行った後、ウォッチドックタイマの所定時間毎の初期
化を禁止することによって、リセット処理を行うことを
特徴とする請求項１または２記載のマイクロコンピュー
タのリセット装置。 - 【請求項４】 前記割り込みリセット処理手段は、前記
リセット端子に前記所定時間未満の信号が入力された場
合のみ、リセット処理を行うことを特徴とする請求項１
から３のいずれかに記載されたマイクロコンピュータの
リセット装置。 - 【請求項５】 前記マイクロコンピュータは前記リセッ
ト端子に前記所定時間以上の信号が入力された場合、リ
セット処理終了に続いて通常プログラムの動作へ移行す
るためのリセット例外処理を行い、該リセット例外処理
中は前記割り込みリセット処理手段によるリセット処理
を禁止することを特徴とする請求項１から４のいずれか
に記載されたマイクロコンピュータのリセット装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142322A JP2003330575A (ja) | 2002-05-17 | 2002-05-17 | マイクロコンピュータのリセット装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142322A JP2003330575A (ja) | 2002-05-17 | 2002-05-17 | マイクロコンピュータのリセット装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003330575A true JP2003330575A (ja) | 2003-11-21 |
Family
ID=29702636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002142322A Withdrawn JP2003330575A (ja) | 2002-05-17 | 2002-05-17 | マイクロコンピュータのリセット装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003330575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069032A (ja) * | 2010-09-27 | 2012-04-05 | Hitachi Cable Ltd | 情報処理装置 |
-
2002
- 2002-05-17 JP JP2002142322A patent/JP2003330575A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069032A (ja) * | 2010-09-27 | 2012-04-05 | Hitachi Cable Ltd | 情報処理装置 |
| US8677185B2 (en) | 2010-09-27 | 2014-03-18 | Hitachi Metals, Ltd. | Information processing apparatus |
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