JP2003058495A - アービトレーション遅延を設定するプログラマブル・カウンタ - Google Patents

Abstract

(57)【要約】 【課題】 ハードウェアの設計を過渡の変更せずにタイ
ミング・パラメータを変更すること。 【解決手段】 カウンタを用いて、クロック・サイクル
の数をカウントして遅延を計時する。クロック・サイク
ルの数は、メモリからカウンタに予めロードしておく。
これによって、タイミング・パラメータの変更に際し
て、高価な設計変更が不要になる。この場合に、変更し
なければならないのは、カウントされるクロック・サイ
クルの数だけであり、これは、メモリを交換又は再度プ
ログラムすることによって修正することができるからで
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広くは、バス信号
における遅延を発生する方法及び装置に関する。更に詳
しくは、本発明は、遅延を発生する方法及び装置であっ
て、バス仕様が更新されるとその遅延周期（delay peri
od）を容易に変更することが可能であるような方法及び
装置に関する。

【０００２】

【従来の技術】典型的なコンピュータ・システムは、計
算を実行する中央処理装置（ＣＰＵ）と、メモリと、周
辺装置とを含む。ここでいう周辺装置とは、ディスプレ
イ・モニタ、プリンタ及びディスク・ドライブなど、オ
フラインでの記憶と外部との通信のための装置である。
しかし、これらの構成要素は、相互に接続する何かがな
ければ、システムとして機能しない。

【０００３】コンピュータ・システムの構成要素を相互
接続する基本的な装置は、バスとして知られている。バ
スとは、装置の間での通信を可能にする信号のグループ
である。バスはデータの高速道路のようなものであり、
コンピュータ・システムの構成要素は、入口ランプと出
口ランプとに配置されていることになる。例えば、中央
処理装置とメモリと周辺装置とは、すべてを、１つのバ
スに並列に接続することができる。

【０００４】コンピュータ・システムでは、複数の異な
るレベルのバスが存在することがある。最も低いレベル
には、コンポーネント指向の（ローカルな）バスがあ
り、このバスは直接にＣＰＵに接続されている。コンポ
ーネント指向のバスは、一般的に、用いられている特定
のＣＰＵに固有である。例えば、ペンティアム（登録商
標）・マイクロプロセッサ（ＣＰＵ）を中心として構築
されているコンピュータ・システムにおけるコンポーネ
ント指向のバスは、パワーＰＣマイクロプロセッサ（Ｃ
ＰＵ）とは互換性がない。

【０００５】しかし、多くのコンピュータには、複数の
レベルのバスが存在する（特に、新しいコンピュータ・
システムではそうである）。コンポーネント指向のバス
は、しばしば、バックプレーン又はシステム・バスを用
いて補完される。バックプレーン・バスは、直接にＣＰ
Ｕとインターフェースすることはないが、バックプレー
ン・ホスト間のブリッジによってコンポーネント指向バ
スに接続される。

【０００６】バックプレーン・ブリッジの使用には多く
の利点があるが、その中の２つは特に重要である。第１
に、バックプレーン・バスはコンポーネント指向のバス
とＣＰＵとに直接に接続されていないので、バックプレ
ーン・バス上のコンポーネントが故障したとしても、そ
の故障が分離されているため、システム全体が故障する
可能性は小さい。第２に、バックプレーン・バスは特定
モデルのプロセッサに固有であることを要しないので、
プロセッサの選択とは独立なバックプレーン・バスの標
準を有することが可能である。これにより、入力／出力
（Ｉ／Ｏ）アダプタなどの周辺装置が、共通点のない計
算プラットフォームの間で相互に交換可能であることが
可能となる。

【０００７】バックプレーン・バスから更に離れた１つ
のレベルのものとして、周辺バス・システムがある。周
辺バス・システムは、真のバスではあるが、バックプレ
ーン・バス上の入力／出力アダプタの状況を通じてアク
セスされるのが一般的である。周辺周辺バスは、フロッ
ピ・ディスク・ドライブやハード・ドライブなどの記憶
装置を制御するのに広く用いられている。普及している
周辺バス標準には、スモール・コンピュータ・システム
・インターフェース（ＳＣＳＩ）標準やユニバーサル・
シリアル・バス（ＵＳＢ）標準などが含まれる。

【０００８】標準的なバス・システムのすべてにおい
て、従わなければならない様々なタイミングの仕様が存
在する。例えば、ＳＣＳＩ周辺バス標準では、１又は複
数の装置がバスを制御することが必要な場合には、アー
ビトレーションと称されるプロセスが行われ、それによ
って、どの時点をとってもバス上のただ１つの装置だけ
がそのバスを制御できるようにしなければならない。こ
のアービトレーション及びＳＣＳＩ標準の中のそれ以外
のプロセスは、バス信号のタイミングに様々な遅延を導
入することを必要とする。典型的には、これらの遅延
は、そのバス標準の仕様に従うように特に設計されてい
るカスタム・ハードウェアによって規制される。

【０００９】しかし、バス標準は、静的なものではな
く、時間の経過と共に進化する。従って、あるバス標準
と関連するタイミング仕様が変化すると、そのバス標準
に従うように設計されているハードウェアは、生じた変
化を反映するように更新しなければならない。カスタム
設計のハードウェアの設計を変更しなければならないな
らば、それは、非常に時間がかかるプロセスとなる可能
性がある。必要であるのは、高価なハードウェアの変更
を要せずに更新が可能な遅延発生回路である。

【００１０】

【発明の概要】本発明は、バス又はそれ以外の論理回路
のタイミングに遅延を発生することによりハードウェア
の設計に過渡の変更をすることなくタイミング・パラメ
ータを変更する方法及び装置を提供する。本発明は、あ
る数のクロック・サイクルをカウントして遅延を計時す
るカウンタを用いる。クロック・サイクルの数は、メモ
リからカウンタに予めロードされる。本発明は、このよ
うに、タイミング・パラメータの変更に際して、高価な
設計変更を不要にする。この場合に、変更しなければな
らないのは、カウントされるクロック・サイクルの数だ
けであり、これは、メモリを交換又は再度プログラムす
ることによって修正することができる。

【００１１】

【発明の実施の形態】本発明に特有であると考えられる
新規な特徴は、冒頭の特許請求の範囲に記載されてい
る。しかし、本発明自体と、本発明の使用、更なる目的
及び効果とは、本発明の実施例に関する以下の詳細な説
明を添付の図面を参照しながら読むことによって最もよ
く理解することができるはずである。

【００１２】本発明の好適実施例に関する説明を、例示
及び説明のために与えるが、本発明は、開示されている
形態によって網羅されてはおらず、この形態に限定され
ることもない。当業者にとっては、多くの修正や改変は
明らかであろう。実施例は、本発明の原理と実際的な応
用とについて最良の説明を行うように選択され記述され
ており、それによって、この技術分野の他の当業者が、
考慮される特定の使用に提供する様々な修正を伴う本発
明を様々な実施例に関して、本発明を理解できるように
した。

【００１３】次に図面、特に図１を参照すると、本発明
の好適実施例に従って本発明が実現されているデータ処
理システムの図解が与えられている。示されているコン
ピュータ１００は、システム・ユニット１０２と、ビデ
オ・ディスプレイ端末１０４と、キーボード１０６と、
記憶装置１０８と、マウス１０とを含む。ここで、記憶
装置１０８には、フロッピ・ドライブと、それ以外のタ
イプの不揮発性かつ着脱自在の記憶媒体とが含まれる。
パーソナル・コンピュータ１００には、例えば、ジョイ
スティック、タッチパッド、タッチ・スクリーン、トラ
ックボール、マイクロフォンなど、追加的な入力装置が
含まれることがある。コンピュータ１００は、また、コ
ンピュータ１００の内部のコンピュータ可読媒体に存在
し動作するシステム・ソフトウェアによって実現される
グラフィカル・ユーザ・インターフェースを含むことが
好ましい。

【００１４】次に図２を参照すると、本発明を実現しう
る。データ処理システムのブロック図が示されている。
データ処理システム２００は、図１のコンピュータ１０
０などの一例であり、ここに、本発明のプロセスを実現
するコード又は命令が配置されている。データ処理シス
テム２００は、ＰＣＩ（peripheral component interco
nnect）ローカル・バス・アーキテクチャを用いてい
る。示されている例ではＰＣＩバスが用いられている
が、ＡＧＰ（Accelerated Graphics Port）やＩＳＡ（I
ndustry Standard Architecture）など、他のバス・ア
ーキテクチャを用いることもできる。プロセッサ２０２
とメイン・メモリ２０４とは、ＰＣＩブリッジ２０８を
介してＰＣＩローカル・バス２０６に接続される。ＰＣ
Ｉブリッジ２０８は、また、プロセッサ２０２のための
集積化されたメモリ・コントローラ及びキャッシュ・メ
モリを含むこともある。ＰＣＩローカル・バス２０６へ
の追加的な接続は、直接的なコンポーネント相互接続に
より、又は、アドイン・ボードを介して行うことができ
る。示されている例では、ＬＡＮアダプタ２１０と、Ｓ
ＣＳＩホスト・バス・アダプタ２１２と、拡張バス・イ
ンターフェース２１４とが、直接的なコンポーネント接
続によってＰＣＩローカル・バス２０６に接続されてい
る。これとは対照的に、オーディオ・アダプタ２１６
と、グラフィクス・アダプタ２１８と、オーディオ／ビ
デオ・アダプタ２１９とは、拡張スロットに挿入された
アドイン・ボードによってＰＣＩローカル・バス２０６
に接続されている。拡張バス・インターフェース２１４
は、キーボード及びマウス・アダプタ２２０と、モデム
２２２と、追加メモリ２２４とへの接続を提供する。Ｓ
ＣＳＩホスト・バス・アダプタ２１２は、ハードディス
ク・ドライブ２２６と、テープ・ドライブ２２８と、Ｃ
Ｄ−ＲＯＭドライブ２３０とへの接続を提供する。典型
的なＰＣＩローカル・バスによる実現は、３又は４つの
ＰＣＩ拡張スロット又はアドイン・コネクタをサポート
する。

【００１５】オペレーティング・システムは、プロセッ
サ２０２上で動作し、図２のデータ処理システム２００
の中の様々なコンポーネントを調整し、それらの制御を
与えている。オペレーティング・システムは、マイクロ
ソフト社から入手可能なウィンドウズ（登録商標）２０
００など、市販されているオペレーティング・システム
でよい。Ｊａｖａなどのオブジェクト指向型のプログラ
ミング・システムが、オペレーティング・システムと共
に動作し、データ処理システム２００上で動作している
Ｊａｖａプログラム又はアプリケーションからオペレー
ティング・システムにコールを提供することもありう
る。Ｊａｖａは、サンマイクロシステムズ社の商標であ
る。オペレーティング・システム、オブジェクト指向プ
ログラミング・システム、アプリケーション又はプログ
ラムへの命令は、ハードディスク・ドライブ２２６など
の記憶装置の上に存在し、プロセッサ２０２によって実
行されるようにメイン・メモリ２０４の中にロードする
ことができる。

【００１６】当業者であれば、図２におけるハードウェ
アは実装によって変化しうることを理解するはずであ
る。フラッシュＲＯＭ（又は、同等の不揮発性メモリ）
や光ディスク・ドライブなど、他の内部ハードディスク
又は周辺装置を、図２に示されているハードウェアに加
えて、又は、その代わりに用いることができる。更に、
本発明のプロセスは、マルチプロセッサ・データ処理シ
ステムに応用することも可能である。

【００１７】データ処理システム２００は、ＬＡＮアダ
プタ２１０やモデム２２２など、何らかのタイプのネッ
トワーク通信インターフェースを含みうる。他の例とし
て、データ処理システム２００は、このデータ処理シス
テム２００が何らかのタイプのネットワーク通信インタ
ーフェースを有しているか有していないかとは関係な
く、何らかのタイプのネットワーク通信インターフェー
スに依存することなくブート可能であるように構成され
たスタンドアロンでもよい。

【００１８】図２に示されている例と上述の例とは、ア
ーキテクチャに関する限定を意図したものではない。例
えば、データ処理システム２００は、ノートブック・コ
ンピュータ又はハンドヘルド・コンピュータであっても
よい。データ処理システム２００は、キオスク又はウェ
ブ機器であってもよい。

【００１９】図３は、本発明の好適実施例によるＳＣＳ
Ｉバス・システムの全体的なアーキテクチャを示す図で
ある。コンピュータ・システム３００は、ＳＣＳＩホス
ト・アダプタ３０２と双方向の通信を行う。ＳＣＳＩホ
スト・アダプタ３０２は、ＳＣＳＩバス３０６を介して
ＳＣＳＩ装置３０４とピア関係をベースにして動作す
る。ＳＣＳＩバス３０６は、ＳＣＳＩバス３０６上の装
置（ＳＣＳＩホスト・アダプタ３０２とＳＣＳＩ装置３
０４とを含む）の間でのデータ伝送とデータの流れの制
御との両方のための多数の信号線を含む。

【００２０】ＳＣＳＩバス３０６上を伝送されるデータ
が混乱しないことを保証するためには、どの時点でもバ
ス上をデータを伝送することを許容されるのはただ１つ
の装置又はホスト・アダプタだけであることが本質的で
ある。従って、「ＳＣＳＩバス・アービトレーション・
プロトコル」が存在し、ＳＣＳＩバス３０６に対する制
御の割当てが、ある時点で１つの装置だけに対してなさ
れることを可能にしている。ＳＣＳＩ装置３０４とＳＣ
ＳＩホスト・アダプタ３０２とは、それぞれに対して、
優先順位が割り当てられる。複数の装置がＳＣＳＩバス
３０６上でデータを伝送することを必要とする場合に
は、ＳＣＳＩバス・アービトレーション・プロトコルに
よって、これら複数の装置が制御を求めて競争すること
が可能となる。勝者は、常に、予め最高の優先順位を有
する装置である。

【００２１】図４は、本発明の好適実施例によるＳＣＳ
Ｉバス・アービトレーション・プロトコルの動作を示す
簡略化されたタイミング図４００を提供している。タイ
ミング図４００は、信号／ＢＳＹ４０２（ビジー信号）
と、／ＳＥＬ４０４（選択信号）と、ＳＣＳＩバス・デ
ータ線４０６とを含み、これらは、すべて、ＳＣＳＩバ
ス３０６（図３の）の信号である。信号／ＢＳＹ４０２
と、／ＳＥＬ４０４とは、アクティブ・ロー信号であ
る。すなわち、これらは、低い（ローの）論理レベルに
導かれると、「アクティブ」な状態を示す。／ＢＳＹ４
０２は、情報がバス・データ線４０６上を送られている
ときに、アサートされる（低い論理レベルに導かれ
る）。／ＳＥＬ４０４は、ある装置がＳＣＳＩバス３０
６の制御を得るときに、その装置によってアサートされ
る。

【００２２】ＳＣＳＩバス３０６の制御を獲得すること
を必要としている装置は、／ＢＳＹ４０２と／ＳＥＬ４
０４との両方がアクティブでない（高い論理レベル）状
態になるまで待機する。そして、／ＢＳＹ４０２及び／
ＳＥＬ４０４が共にアクティブではないときには、この
装置は、低い論理レベルにすることによって、／ＢＳＹ
４０２をアサートする（４０８に示されている）。これ
は、オープン・コレクタ又はオープン・ソース論理回路
の出力を用いて／ＢＳＹ４０２を低い論理レベルとする
ことによって、行なうことができる。次に、この装置
は、バス・データ線４０６上を装置のＩＤを伝送する
（４１０に示されている）。これは、ＩＤを「バス上
に」置くとしても知られている。

【００２３】アービトレーション遅延４１２が経過した
後で、より優先順位が高い装置がそのＩＤをバス上に置
くことがなければ、装置はアービトレーションに勝ち、
／ＳＥＬをアサートする（４１４）。他方で、別のより
高い優先順位を有する装置が、アービトレーション遅延
４１２（４１６）の間のある時点でバス上にそのＩＤを
置くならば、元の装置はアービトレーションに敗退し、
優先順位がより高い装置が、そのアービトレーション遅
延４２０が経過した後で／ＳＥＬ４０４をアサートする
（４１８）。本発明は、これらの遅延を発生する方法及
び装置を提供するのであって、新たな仕様がリリースさ
れると、遅延時間は容易に更新される。

【００２４】図５は、ＳＣＳＩ装置５０１の中に組み入
れられており、本発明の実施例に従ってアービトレーシ
ョン遅延を発生させるサブ回路５００を図解している。
レジスタ５０２は、カウンタ・プレロード値を保持して
いるが、この値は、その最初のカウンタ値としてバイナ
リ・カウンタ５０４の中にロードされる。クロック５０
６は、所定の周波数で矩形波をカウンタ５０４に提供す
る。クロック５０６からのクロック・サイクルの各立下
エッジでは、カウンタ５０４は、そのカウンタ値を１だ
けデクリメントする。現在のカウンタ値は、カウンタ５
０４の出力５０７から任意の時点で読み出すことができ
る。カウンタ５０４が最終的にゼロのカウンタ値に到達
すると、出力５０７は、低い論理レベル（バイナリ・ゼ
ロを表す）にある。出力５０７はすべてＮＯＲゲート５
０８に与えられるので、ＮＯＲゲートの出力５１０は、
出力５０７がゼロを読み出すときに、そして、そのとき
だけに、高い論理レベルにある。

【００２５】従って、特定の時間のアービトレーション
遅延を発生させるに、適切なアービトレーション遅延周
期に含まれているクロック・サイクルの数のカウントが
レジスタ５０２からカウンタ５０４に予めロードされ
る。出力５０７はゼロでない値を読み出すので、出力５
１０は、低い論理レベルにある。ここで、カウンタ５０
４をイネーブルすることができ、クロック５０６からの
クロック信号は遅延周期の全体でカウンタ５０４をデク
リメントする。カウンタ５０４がバイナリ・ゼロに到達
すると、出力５１０は高い論理レベルに変化するが、こ
れは遅延周期の最後を意味している。このように、遅延
周期を変化させるのは、単に、レジスタ５０２に記憶さ
れている予めロードされた値を修正するということであ
る。

【００２６】図６は、レジスタ５０２の実現例が示され
ており、これによって、特定の遅延周期が変化する場合
に、本発明の好適実施例に従って容易な修正が可能にな
る。集積回路６００は、カウンタ５０４によって用いら
れる予めロードされた値を記憶するプログラマブルなメ
モリ回路を含む。このプログラマブルなメモリ回路は、
プログラマブルなＲＯＭ（ＰＲＯＭ）、消去可能なプロ
グラマブルなＲＯＭ（ＥＰＲＯＭ）、フラッシュ・メモ
リ、不揮発性のＲＡＭ（ＮＶＲＡＭ）又はそれ以外の類
似するプログラマブルなメモリで構成することができ
る。更に、このプログラマブルなメモリ回路は、ＲＡＭ
で構成され、ＳＣＳＩ装置の電源がオンになった後でプ
ログラムされることもある。集積回路６００は、また、
カウンタ５０４やそれ以外の制御回路など、これ以外の
回路を含むこともある。

【００２７】集積回路６００は、回路ボード６０４に取
り付けられたソケット６０２に挿入されるように設計さ
れている。回路ボード６０４は、リボン・コネクタ６０
６を介して別の回路に接続されているように示されてい
る。ここで、ソケット６０２は、挿入力がゼロ（ＺＩ
Ｐ）のソケットとして示されているが、これは、集積回
路６００などの集積回路がラッチ６０８を用いて挿入さ
れてしてその位置にロックされ、アンラッチされると取
り外されることが可能な集積回路ソケットのタイプであ
る。

【００２８】ＳＣＳＩ装置における遅延時間の調節は、
図６に示されている装置を多数の方法で用いることによ
って実行される。集積回路６００は、特別のプログラミ
ング装置を用いてプログラムしなければならないＰＲＯ
ＭやＥＰＲＯＭメモリなどのプログラマブルなメモリを
含む場合には、ソケット６０２から取り外し、ＰＲＯＭ
／ＥＰＲＯＭプログラマ（図示せず）を用いて再度プロ
グラムされなければならない。集積回路がＮＶＲＡＭや
フラッシュ・メモリなどある種の自己プログラマブルな
メモリを含む場合には、回路ボード６０４の上にある又
はリボン・コネクタ６０６に接続されている回路は、集
積回路６００に、新たなカウンタ・プレロード値を用い
てそれ自体を再プログラムするように命令することがで
きる。また、集積回路６００を、異なる設定がプログラ
ムされている新たな集積回路で置き換えることも可能で
ある。

【００２９】当業者であれば、本発明は、既存のＳＣＳ
Ｉ装置が更新されなければならない場合にだけ効果を奏
するのではなく、製造業者が新たなＳＣＳＩ装置を組み
立てている場合もやはり効果的であることを理解するは
ずである。タイミングの変化は、集積回路メモリにプロ
グラムされていさえすれば十分であるから、既存の製品
におけるタイミング・パラメータを変化させるのに回路
を再設計することは必要ない。メモリのプログラミング
を変更しただけの同じ回路を用いることができるのであ
る。これは、製造業者にとって、極めて便利であり、大
きな節約をもたらすことになる。

【００３０】図７は、ＳＣＳＩ装置の中での本発明の実
施例におけるバス・アービトレーションの動作を表す流
れ図である。第１に、カウンタ・プレロード値が、その
記憶レジスタからカウンタにロードされる（ステップ７
００）。次に、ＳＣＳＩ装置は、バスが「バス・フリ
ー」フェーズにあるかどうかを判断しなければならない
（ステップ７０２）。これは、／ＢＳＹ及び／ＳＥＬが
アサートされていないことを意味する。バスがバス・フ
リー・フェーズに入ると、この装置は、／ＢＳＹをアサ
ートし、そのＳＣＳＩ装置のＩＤをバス上に置く（ステ
ップ７４０）。次に、カウンタが付勢され、カウントダ
ウンを開始する（ステップ７０６）。カウントダウンが
完了すると（ステップ７０８）、より優先順位の高い装
置がバスを支配しているかどうかを判断する（ステップ
７１０）。そうである場合には、プロセスはステップ７
００に進み、バスの制御を獲得する別の機械を待機す
る。そうではなく、優先順位の高い装置がバスを支配し
ようとしているというのではない場合には、元の装置が
／ＳＥＬを付勢して、バスの制御を獲得する（ステップ
７１２）。

【００３１】当業者であれば、本発明の技術は、ＳＣＳ
Ｉ仕様の内部で考慮されなければならない他の遅延時間
にも応用可能であることを理解するはずである。アービ
トレーション遅延は本発明の応用可能性の明白な例とし
て選択されたが、他の多くの遅延もまたＳＣＳＩ仕様で
は考慮されなければならない。これらには、バス・クリ
ア遅延、バス・フリー遅延、バス・セット遅延、バス・
セトル遅延、データ・リリース遅延、ＱＡＳ（Quick Ar
bitrate and Select）アービトレーション遅延、ＱＡＳ
アサーション遅延、ＱＡＳリリース遅延、リセット遅
延、選択タイムアウト遅延、システム・デスキュ遅延な
どが含まれる。これらの遅延は、ＳＣＳＩパラレル・イ
ンターフェース仕様に詳細に記載されている。本発明
は、一般的なプログラマブルな遅延能力を提供するた
め、これらの遅延を発生させるのにも同じように用いる
ことができる。必要であれば、複数のカウンタ及びレジ
スタの列を用いて、複数の遅延を生じさせることができ
る。

【００３２】当業者であれば、本発明は単にＳＣＳＩバ
ス・アービトレーションよりも広い範囲の応用可能性を
有していることを認識するはずである。便利なプログラ
マブルな遅延発生技術が必要とされる多くのハードウェ
ア／ソフトウェア・プロトコル、特に、ＰＣＩなどのバ
ス・プロトコルが存在している。本発明は、遅延周期の
容易な修正が可能であるどのような信号タイミングの応
用例にも応用できる。

【００３３】以上で、本発明の好適実施例を、例示と説
明のために説明したが、この説明は、本発明を開示され
ている形態において網羅的であることや限定することは
意図されていない。当業者には、多くの修正及び変更が
明らかである。実施例は、本発明の原理と実際的な応用
とを最小の態様で説明するために選択され説明されたの
であり、それにより、当業者であれば、考慮される特定
の使用に適した様々な修正を伴う様々な実施例において
本発明を理解することを可能にしている。

【図面の簡単な説明】

【図１】本発明を実現することができるコンピュータ・
システムの図である。

【図２】本発明を実現することができるデータ処理シス
テムのブロック図である。

【図３】本発明の好適実施例によるＳＣＳＩバス・シス
テムのブロック図である。

【図４】本発明の好適実施例によるＳＣＳＩバス・アー
ビトレーションを示すタイミング図である。

【図５】本発明の好適実施例によるカウンタ・ベースの
遅延発生回路の図である。

【図６】本発明を実現することができる集積回路装置の
図である。

【図７】本発明の好適実施例によるＳＣＳＩバス・アー
ビトレーションの流れ図表現である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン・エイ・デイ アメリカ合衆国コロラド州80920，コロラ ド・スプリングス，カムフィールド・クリ ーク 8465 (72)発明者 ロバート・イー・ウォード アメリカ合衆国コロラド州80920，コロラ ド・スプリングス，セント・ヘレナ・ドラ イブ 8195 Ｆターム(参考） 5B061 AA04 BA01 BB02 RR02 RR03 RR05 5B077 GG25 5J001 BB11 BB21 CC01 DD09

Claims (23)

【特許請求の範囲】
1. 【請求項１】 論理回路において遅延を発生させる方法
   であって、 メモリからカウント数をロードするステップと、 前記カウント数に等しいクロック・サイクル数をカウン
   トするステップと、 前記クロック・サイクル数のカウントの完了に応答して
   信号をアサートするステップと、 を含むことを特徴とする方法。
2. 【請求項２】 請求項１記載の方法において、前記カウ
   ント数はバス・プロトコルにおける特定された遅延に対
   応することを特徴とする方法。
3. 【請求項３】 請求項２記載の方法において、前記カウ
   ント数は、バス・アービトレーション遅延、バス・クリ
   ア遅延、バス・フリー遅延、バス設定遅延、バス整定遅
   延、データ・リリース遅延、ＱＡＳ（迅速仲裁及び選
   択）アービトレーション遅延、ＱＡＳアサーション遅
   延、ＱＡＳリリース遅延、リセット遅延、選択タイムア
   ウト遅延及びシステム・デスキュ遅延の中の１つに対応
   することを特徴とする方法。
4. 【請求項４】 請求項２記載の方法において、前記バス
   ・プロトコルはスモール・コンピュータ・システム・イ
   ンターフェース（ＳＣＳＩ）バス・プロトコルであるこ
   とを特徴とする方法。
5. 【請求項５】 請求項１記載の方法において、前記カウ
   ントするステップは、前記カウント数をカウンタにロー
   ドするステップを含むことを特徴とする方法。
6. 【請求項６】 請求項１記載の方法において、前記信号
   は選択信号であることを特徴とする方法。
7. 【請求項７】 論理回路において遅延を発生させる装置
   であって、 メモリからカウント数をロードする手段と、 前記カウント数に等しいクロック・サイクル数をカウン
   トする手段と、 前記クロック・サイクル数のカウントの完了に応答して
   信号をアサートする手段と、 を備えていることを特徴とする装置。
8. 【請求項８】 請求項７記載の装置において、前記カウ
   ント数はバス・プロトコルにおける特定された遅延に対
   応することを特徴とする装置。
9. 【請求項９】 請求項８記載の装置において、前記カウ
   ント数は、バス・アービトレーション遅延、バス・クリ
   ア遅延、バス・フリー遅延、バス設定遅延、バス整定遅
   延、データ・リリース遅延、ＱＡＳ（迅速仲裁及び選
   択）アービトレーション遅延、ＱＡＳアサーション遅
   延、ＱＡＳリリース遅延、リセット遅延、選択タイムア
   ウト遅延及びシステム・デスキュ遅延の中の１つに対応
   することを特徴とする装置。
10. 【請求項１０】 請求項８記載の装置において、前記バ
    ス・プロトコルはスモール・コンピュータ・システム・
    インターフェース（ＳＣＳＩ）バス・プロトコルである
    ことを特徴とする装置。
11. 【請求項１１】 請求項７記載の装置において、前記カ
    ウントする手段は、前記カウント数をカウンタにロード
    する手段を含むことを特徴とする装置。
12. 【請求項１２】 請求項７記載の装置において、前記信
    号は選択信号であることを特徴とする装置。
13. 【請求項１３】 遅延を発生させる装置であって、 カウント数を含むメモリと、 クロックと、 カウンタと、 論理回路と、 を備えており、前記カウンタは前記メモリから前記カウ
    ント数をロードし、前記カウンタは前記カウント数に等
    しいクロック・サイクル数を前記クロックからカウント
    し、前記クロック・サイクル数のカウントの完了に応答
    して前記論理回路が信号をアサートすることを特徴とす
    る装置。
14. 【請求項１４】 請求項１３記載の装置において、前記
    カウント数はバス・プロトコルにおける特定された遅延
    に対応することを特徴とする装置。
15. 【請求項１５】 請求項１４記載の装置において、カウ
    ント数は、バス・アービトレーション遅延、バス・クリ
    ア遅延、バス・フリー遅延、バス設定遅延、バス整定遅
    延、データ・リリース遅延、ＱＡＳ（迅速仲裁及び選
    択）アービトレーション遅延、ＱＡＳアサーション遅
    延、ＱＡＳリリース遅延、リセット遅延、選択タイムア
    ウト遅延及びシステム・デスキュ遅延の中の１つに対応
    することを特徴とする装置。
16. 【請求項１６】 請求項１４記載の装置において、前記
    バス・プロトコルはスモール・コンピュータ・システム
    ・インターフェース（ＳＣＳＩ）バス・プロトコルであ
    ることを特徴とする装置。
17. 【請求項１７】 請求項１３記載の装置において、前記
    カウントする手段は、前記カウント数をカウンタにロー
    ドする手段を含むことを特徴とする装置。
18. 【請求項１８】 請求項１３記載の装置において、前記
    信号は選択信号であることを特徴とする装置。
19. 【請求項１９】 請求項１３記載の装置において、前記
    メモリは不揮発性メモリであることを特徴とする装置。
20. 【請求項２０】 請求項１３記載の装置において、前記
    メモリは、プログラマブル・リード・オンリ・メモリ
    （ＰＲＯＭ）、消去可能なプログラマブル・リード・オ
    ンリ・メモリ（ＥＰＲＯＭ）、フラッシュ・メモリ、不
    揮発性ランダム・アクセス・メモリ及びランダム・アク
    セス・メモリの中の１つを含むことを特徴とする装置。
21. 【請求項２１】 請求項１３記載の装置において、メモ
    リは集積回路で形成されていることを特徴とする装置。
22. 【請求項２２】 請求項１３記載の装置において、周辺
    機器を更に備えていることを特徴とする装置。
23. 【請求項２３】 請求項２２記載の装置において、前記
    周辺機器はスモール・コンピュータ・システム・インタ
    ーフェース（ＳＣＳＩ）デバイスであることを特徴とす
    る装置。