JPH03201137A - ノンマスカブルインタラプト指示信号制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はノンマスカブルインクラブド指示信号制御回路
に関し、特に外部からのノンマスカブルインクラブド指
示信号に応答してインクラブド動作を実行するＣＰＵの
ノンマスカブルインクラブド指示信号制御回路に関する
ものである。

従来技術 ＣＰＵのインクラブド動作には、例えばプログラムによ
りインタラブドを強制的にディスエイプルして外部から
のインタラブド指示をマスク可能なものと、プログラム
によっては外部からのインタラブド指示をマスクするこ
とが不可能なノンマスカブルインクラブドがある。

ＣＰＵはパワーオンリセット直後に、当該ＣＰＵのＮＭ
Ｉ（ノンマスカブルインクラブド）入力端子にアクティ
ブな信号が供給されていれば、直ちにこのＮＭＩ指示を
受付けてノンマスカブルインクラブド動作を実行するよ
うになっている。この場合、データを格納するスタック
のアドレスを指定するスタックセグメント及びスタック
ポインタがセットされていなくても、当該ＮＭＩ指示を
受付けてノンマスカブルインタラプト動作を実行するよ
うになっている。

このとき、パワーオンリセット直後はスタックセグメン
ト及びスタックポインタはリセット状態にあり、共に“
００００”となっている。この状態のままノンマスカブ
ルインタラプト動作が実行されるために、プログラムス
テータスワード、プログラムセグメント、プログラムカ
ウンタの鎧をＰＰＰＰ（１１）番地（００００−１）以
前に退避した後、ノンマスカブルインタラプト処理プロ
グラムが実行されることになる。

すなわち、スタックアドレスが０番地のままノンマスカ
ブルインクラブド動作が実行されるので、Ｆ　Ｐ　Ｐ　
Ｆ番地から小さい番地へ向ってメモリ内容が書換えられ
てしまうことになる。そのため、Ｆ　Ｐ　Ｐ　Ｐ番地が
プログラムエリアであった場合、後にこのプログラムを
起動すると、ＣＰＵは誤動作や暴走をなす事態に落人る
し、ＦＰ　Ｐ　Ｐ番地がデータエリアであれば、データ
が勝手に書換えられてしまうという欠点がある。

発明の目的 そこで、本発明はかかる従来技術の欠点を角り決すべく
なされたものであって、その目的とするところは、パワ
ーオンリセット直後にＮＭＩ指示が与えられても、メモ
リ内容が・不用意に書換えられることがないようにした
ノンマスカブルインタラプト指示信号制御回路を提供す
ることにある。

発明の構成 本発明によれば、データを格納するスタック手段と、こ
のスタック手段のアドレスを指定するスタックアドレス
指定手段とを含む情報処理装置のノンマスカブルインク
ラブド指示信号＠御回路であって、外部からのノンマス
カブルインタラプト指示信号をラッチするラッチ手段と
、前記スタックアドレス指定手段に対してアドレスをセ
ットするスタックアドレスセットストローブ信号がアク
ティブになったことに応答して、前記ラッチ手段に対し
てラッチ動作をなすように制御する制御手段とを含むこ
とを特徴とするノンマスカブルインタラプト指示信号＄
４１１回路が得られる。

実施例 次に本発明の実施例を図面を参照しつつ説明する。

図は本発明の実施例のブロック図である。外部からのＮ
ＭＩ指示人力はラッチ回路１を介してＮＭＩ指示信号と
してＣＰＵの内部回路へ供給されるようになっている。

このラッチ回路１のラッチ動作を制御するために制御回
路２が設けられている。この制御回路２の人力には、５
ＳＳＴ　（スタックセグメントセットストローブ）信号
と５ＰＳＴ　（スタックポインタセットストローブ）信
号とが印加されており、この両信号が共にアクティブと
なったときに始めて、５ＡＳＰ（スタックアドレスセッ
トフラグ）信号がアクティブとなる。この５ＡＳＰ信号
がアクティブになると、ラッチ回路１はＮＭＩ信号をラ
ッチ可能となるものである。

従って、リセット解除後に５ＳＳＴ信号及び５ＰＳＴ信
号が共にアクティブとなって、スタックアドレスがセッ
トされて始めてラッチ回路１がＮＭＩ信号をラッチする
ので、ＮＭＩ信号がリセット解除後直ちに外部から人力
されてアクティブとされても、スタックセグメント及び
スタックポインタが共にセットされた後に、ＮＭＩ指示
信号がラッチ回路１を介して導出されるので、このとき
始めてノンマスカブルインタラプト動作が実行可能とな
るのである。

尚、上記実施例では、スタックアドレスの発生部として
、スタックセグメントとスタックポインタとを用いたＣ
ＰＵの場合につき示している。これは、メモリ空間がＩ
Ｍ空間の場合に、メモリアドレスとしては２０ビツト必
要であるが、ＣＰＵとして１６ビツトのものを使用して
いれば、１６ビツトのレジスタを並列に２組用いて、上
位１６ビツトをスタックセグメンとし、下位４ビツトを
スタックポインタとして、スタックアドレスとするよう
にした場合の例であるからである。

この様に、スタックアドレス発生用としてスタックセグ
メントとスタックポインタとを用いる場合に限らず、要
はスタックアドレス発生部がセットされた後に始めてＮ
ＭＩ指示を受付けるようにすれば良いものである。

発明の効果 叙上の如く、本発明によれば、スタックアドレスセット
後にＮＭＩ指示を受付は可能としたので、パワーオンリ
セット直後にＮＭＩ指示がアクティブであっても、スタ
ックアドレスが確定するまで、ＣＰＵはノンマスカブル
インタラプト動作を実行しないので、メモリのプログラ
ムエリアやデータエリアをこのインクラブド動作により
破壊することがないという効果がある。

【図面の簡単な説明】

図は本発明の実施例のブロック図である。 主要部分の符号の説明 １・・・・・・ＮＭＩ信号ラッチ回路 ２・・・・・・ラッチ制御回路

Claims (1)

【特許請求の範囲】
1. （１）データを格納するスタック手段と、このスタック
   手段のアドレスを指定するスタックアドレス指定手段と
   を含む情報処理装置のノンマスカブルインタラプト指示
   信号制御回路であって、外部からのノンマスカブルイン
   タラプト指示信号をラッチするラッチ手段と、前記スタ
   ックアドレス指定手段に対してアドレスをセットするス
   タックアドレスセットストローブ信号がアクティブにな
   ったことに応答して、前記ラッチ手段に対してラッチ動
   作をなすように制御する制御手段とを含むことを特徴と
   するノンマスカブルインタラプト指示信号制御回路。