JPH06175751A - Ｃｐｕリセット回路 - Google Patents
Ｃｐｕリセット回路Info
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- JPH06175751A JPH06175751A JP4328205A JP32820592A JPH06175751A JP H06175751 A JPH06175751 A JP H06175751A JP 4328205 A JP4328205 A JP 4328205A JP 32820592 A JP32820592 A JP 32820592A JP H06175751 A JPH06175751 A JP H06175751A
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- signal
- reset
- cpu
- control
- circuit
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Abstract
(57)【要約】
【目的】 本発明は、ＲＣ遅延回路なしにリセット時間
及びリセット遅延時間を発生し、リセットスタート及び
退避処理を確実に実行し得ることにある。 【構成】 電源のオン，オフ状態によりオン，オフ信号
を出力する電圧検出手段（２２）と、クロック発生手段
（２４）のクロック信号を分周して分周クロック信号を
出力するＣＰＵリセット手段（２６）と、該分周クロッ
ク信号によるリセット解除に応じて第１制御信号を出力
し、初期のリセット状態又はリセット解除時のオフ信号
に応じて第２制御信号を出力するＣＰＵ（２１）と、電
圧検出手段（２２）からオン信号又はＣＰＵ（２１）か
ら第１制御信号を受けるとクリア禁止信号をＣＰＵリセ
ット手段（２６）に与え、ＣＰＵ（２１）から第２制御
信号を受けるとクロック発生手段（２４）のクロック信
号をＣＰＵリセット手段（２６）に与えるリセット制御
手段（２３，２５）とを設けたＣＰＵリセット回路であ
る。
及びリセット遅延時間を発生し、リセットスタート及び
退避処理を確実に実行し得ることにある。 【構成】 電源のオン，オフ状態によりオン，オフ信号
を出力する電圧検出手段（２２）と、クロック発生手段
（２４）のクロック信号を分周して分周クロック信号を
出力するＣＰＵリセット手段（２６）と、該分周クロッ
ク信号によるリセット解除に応じて第１制御信号を出力
し、初期のリセット状態又はリセット解除時のオフ信号
に応じて第２制御信号を出力するＣＰＵ（２１）と、電
圧検出手段（２２）からオン信号又はＣＰＵ（２１）か
ら第１制御信号を受けるとクリア禁止信号をＣＰＵリセ
ット手段（２６）に与え、ＣＰＵ（２１）から第２制御
信号を受けるとクロック発生手段（２４）のクロック信
号をＣＰＵリセット手段（２６）に与えるリセット制御
手段（２３，２５）とを設けたＣＰＵリセット回路であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵを含むディジタ
ル回路をリセットするＣＰＵリセット回路に係わり、特
に電源オン時のリセット時間及び電源オフ時のリセット
遅延時間が正確に得られる技術を設けたＣＰＵリセット
回路に関する。
ル回路をリセットするＣＰＵリセット回路に係わり、特
に電源オン時のリセット時間及び電源オフ時のリセット
遅延時間が正確に得られる技術を設けたＣＰＵリセット
回路に関する。
【０００２】
【従来の技術】従来、ＣＰＵの電源オン時及び電源オフ
時には、確実なリセット動作を行うことが必要とされる
ことからＣＰＵリセット回路が広く用いられている。図
５はこの種のＣＰＵリセット回路の構成を示す回路図で
ある。
時には、確実なリセット動作を行うことが必要とされる
ことからＣＰＵリセット回路が広く用いられている。図
５はこの種のＣＰＵリセット回路の構成を示す回路図で
ある。
【０００３】このＣＰＵリセット回路においては、電源
電圧ＶD をダイオードＤ１及び平滑コンデンサＣ１から
なる電圧保持回路１を介してＣＰＵ２のＶDD端子２ａに
入力し、また、電圧検出器３が電源電圧ＶD を検出して
電圧検出信号を第１の反転増幅器４を介してＣＲ時定数
回路５へ送出し、このＣＲ時定数回路５により電圧検出
信号を時定数回路のＣ２，Ｒ１で決定される所定の時定
数に対応したリセット時間だけ遅らせて第２の反転増幅
器６を介し、ＣＰＵ２のリセット入力端子２ｂに入力し
ている。また、他のＣＰＵリセット回路としては、電源
オン用の回路と電源オフ用の回路とをそれぞれ別に設け
たものがある。
電圧ＶD をダイオードＤ１及び平滑コンデンサＣ１から
なる電圧保持回路１を介してＣＰＵ２のＶDD端子２ａに
入力し、また、電圧検出器３が電源電圧ＶD を検出して
電圧検出信号を第１の反転増幅器４を介してＣＲ時定数
回路５へ送出し、このＣＲ時定数回路５により電圧検出
信号を時定数回路のＣ２，Ｒ１で決定される所定の時定
数に対応したリセット時間だけ遅らせて第２の反転増幅
器６を介し、ＣＰＵ２のリセット入力端子２ｂに入力し
ている。また、他のＣＰＵリセット回路としては、電源
オン用の回路と電源オフ用の回路とをそれぞれ別に設け
たものがある。
【０００４】
【発明が解決しようとする課題】しかしながら、以上の
ようなＣＰＵリセット回路では、時定数回路の抵抗値、
コンデンサの容量及び電源電圧ＶD によってリセット時
間が決まるため、定数のばらつき、温度変動、電源電圧
変動によってリセット時間が変化するという問題があ
る。従って、リセット時間が十分に確保できなかった
り、退避処理が完了する前にリセットが掛かる可能性が
ある。これを防ぐためには、ばらつき、変動の少ない高
精度な部品、周辺回路で構成しなければならず、結果的
に全体の回路が高価になるという問題がある。また、電
源のオンとオフとで別々に回路を設けても、同様に高価
となり、かつ、実装スペースが増えるという問題があ
る。
ようなＣＰＵリセット回路では、時定数回路の抵抗値、
コンデンサの容量及び電源電圧ＶD によってリセット時
間が決まるため、定数のばらつき、温度変動、電源電圧
変動によってリセット時間が変化するという問題があ
る。従って、リセット時間が十分に確保できなかった
り、退避処理が完了する前にリセットが掛かる可能性が
ある。これを防ぐためには、ばらつき、変動の少ない高
精度な部品、周辺回路で構成しなければならず、結果的
に全体の回路が高価になるという問題がある。また、電
源のオンとオフとで別々に回路を設けても、同様に高価
となり、かつ、実装スペースが増えるという問題があ
る。
【０００５】本発明は上記実情を考慮してなされたもの
で、ＲＣ遅延回路を用いずに必要最小限の回路によって
電源オン時のリセット時間及び電源オフ時のリセット遅
延時間を正確に発生させることにより、電源オン時のリ
セットスタート及び電源オフ時の退避処理を確実に実行
し得るＣＰＵリセット回路を提供することを目的とす
る。
で、ＲＣ遅延回路を用いずに必要最小限の回路によって
電源オン時のリセット時間及び電源オフ時のリセット遅
延時間を正確に発生させることにより、電源オン時のリ
セットスタート及び電源オフ時の退避処理を確実に実行
し得るＣＰＵリセット回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】請求項１に対応する発明
は、所定の電源からＣＰＵに印加される電源電圧のオン
状態、オフ状態に対応してオン信号又はオフ信号を実時
間でＣＰＵの割込入力端子に印加すると共に、前記オン
信号又は前記オフ信号を遅延させてＣＰＵのリセット入
力端子に印加するＣＰＵリセット回路において、前記電
源から電源電圧のオン状態及びオフ状態を検出し、前記
オン信号又は前記オフ信号を前記ＣＰＵの割込入力端子
に印加する電圧検出手段と、所定のクロック信号を発生
するクロック発生手段と、このクロック発生手段から印
加されるクロック信号を分周して分周クロック信号を前
記ＣＰＵのリセット入力端子に印加するＣＰＵリセット
手段と、前記割込入力端子、前記リセット入力端子、第
１及び第２の制御出力端子を有し、前記ＣＰＵリセット
手段から印加された分周クロック信号によるリセット解
除に応動して第１の制御信号を出力し、前記電源投入時
のリセット状態又は前記リセット解除時に前記電圧検出
手段から割込入力される前記オフ信号に応動して第２の
制御信号を出力する前記ＣＰＵと、前記電圧検出手段か
ら前記オン信号が印加されたとき又は前記ＣＰＵの第１
の制御出力端子から前記第１の制御信号が印加されたと
き、クリア禁止信号を出力すると共に、このクリア禁止
信号を前記ＣＰＵリセット手段に印加して当該ＣＰＵリ
セット手段のクリアを禁止し、また、前記ＣＰＵの第２
の制御出力端子から前記第２の制御信号が印加されたと
き、前記クロック発生手段により発生するクロック信号
を通過させて前記ＣＰＵリセット手段に印加するリセッ
ト制御手段とを設けたＣＰＵリセット回路である。
は、所定の電源からＣＰＵに印加される電源電圧のオン
状態、オフ状態に対応してオン信号又はオフ信号を実時
間でＣＰＵの割込入力端子に印加すると共に、前記オン
信号又は前記オフ信号を遅延させてＣＰＵのリセット入
力端子に印加するＣＰＵリセット回路において、前記電
源から電源電圧のオン状態及びオフ状態を検出し、前記
オン信号又は前記オフ信号を前記ＣＰＵの割込入力端子
に印加する電圧検出手段と、所定のクロック信号を発生
するクロック発生手段と、このクロック発生手段から印
加されるクロック信号を分周して分周クロック信号を前
記ＣＰＵのリセット入力端子に印加するＣＰＵリセット
手段と、前記割込入力端子、前記リセット入力端子、第
１及び第２の制御出力端子を有し、前記ＣＰＵリセット
手段から印加された分周クロック信号によるリセット解
除に応動して第１の制御信号を出力し、前記電源投入時
のリセット状態又は前記リセット解除時に前記電圧検出
手段から割込入力される前記オフ信号に応動して第２の
制御信号を出力する前記ＣＰＵと、前記電圧検出手段か
ら前記オン信号が印加されたとき又は前記ＣＰＵの第１
の制御出力端子から前記第１の制御信号が印加されたと
き、クリア禁止信号を出力すると共に、このクリア禁止
信号を前記ＣＰＵリセット手段に印加して当該ＣＰＵリ
セット手段のクリアを禁止し、また、前記ＣＰＵの第２
の制御出力端子から前記第２の制御信号が印加されたと
き、前記クロック発生手段により発生するクロック信号
を通過させて前記ＣＰＵリセット手段に印加するリセッ
ト制御手段とを設けたＣＰＵリセット回路である。
【０００７】
【作用】従って、請求項１に対応する発明は以上のよう
な手段を講じたことにより、所定の電源がオン状態にな
ると、電圧検出手段がオン信号を出力し、リセット制御
手段がこのオン信号に基づいてクリア禁止信号を出力
し、クロック発生手段がクロック信号を発生し、ＣＰＵ
が電源投入時のリセット状態に応動して第２の制御信号
を出力し、リセット制御手段が第２の制御信号が印加さ
れているときにクロック発生手段により発生するクロッ
ク信号を通過させ、ＣＰＵリセット手段がリセット制御
手段からクリア禁止信号が印加されているときにリセッ
ト制御手段を通過したクロック信号を分周して分周クロ
ック信号をリセット入力端子に印加し、ＣＰＵがＣＰＵ
リセット手段から印加された分周クロック信号の反転に
よりリセット解除されて第１の制御信号を出力すると共
に、第２の制御信号の出力を停止する。
な手段を講じたことにより、所定の電源がオン状態にな
ると、電圧検出手段がオン信号を出力し、リセット制御
手段がこのオン信号に基づいてクリア禁止信号を出力
し、クロック発生手段がクロック信号を発生し、ＣＰＵ
が電源投入時のリセット状態に応動して第２の制御信号
を出力し、リセット制御手段が第２の制御信号が印加さ
れているときにクロック発生手段により発生するクロッ
ク信号を通過させ、ＣＰＵリセット手段がリセット制御
手段からクリア禁止信号が印加されているときにリセッ
ト制御手段を通過したクロック信号を分周して分周クロ
ック信号をリセット入力端子に印加し、ＣＰＵがＣＰＵ
リセット手段から印加された分周クロック信号の反転に
よりリセット解除されて第１の制御信号を出力すると共
に、第２の制御信号の出力を停止する。
【０００８】これにより、ＣＰＵリセット手段は、リセ
ット制御手段によってクリア禁止信号の送出が確保され
ると共に、クロック信号がしゃ断される。従って、ＣＰ
Ｕリセット手段はリセット解除されると分周クロック信
号が反転した状態で保持される。
ット制御手段によってクリア禁止信号の送出が確保され
ると共に、クロック信号がしゃ断される。従って、ＣＰ
Ｕリセット手段はリセット解除されると分周クロック信
号が反転した状態で保持される。
【０００９】次に、所定の電源がオフ状態になると、電
圧検出手段がオフ信号を割込入力端子に与え、ＣＰＵが
電圧検出手段から割込入力されたオフ信号に応動して第
２の制御信号を出力し、リセット制御手段がこの第２の
制御信号が印加されたときにクロック発生手段により発
生したクロック信号をＣＰＵリセット手段に通過させ、
ＣＰＵリセット手段が上記反転した状態から当該クロッ
ク信号を分周して分周クロック信号をリセット入力端子
に印加し、ＣＰＵがこの分周クロック信号が反転すると
リセットされて第１の制御信号の出力を停止する。これ
により、リセット制御手段がクリア禁止信号の送出を停
止し、ＣＰＵリセット手段がクリアされる。
圧検出手段がオフ信号を割込入力端子に与え、ＣＰＵが
電圧検出手段から割込入力されたオフ信号に応動して第
２の制御信号を出力し、リセット制御手段がこの第２の
制御信号が印加されたときにクロック発生手段により発
生したクロック信号をＣＰＵリセット手段に通過させ、
ＣＰＵリセット手段が上記反転した状態から当該クロッ
ク信号を分周して分周クロック信号をリセット入力端子
に印加し、ＣＰＵがこの分周クロック信号が反転すると
リセットされて第１の制御信号の出力を停止する。これ
により、リセット制御手段がクリア禁止信号の送出を停
止し、ＣＰＵリセット手段がクリアされる。
【００１０】このように、ＲＣ遅延回路を用いずに必要
最小限の回路によって電源オン時のリセット時間及び電
源オフ時のリセット遅延時間を正確に発生させることに
より、電源オン時のリセットスタート及び電源オフ時の
退避処理を確実に実行することができる。
最小限の回路によって電源オン時のリセット時間及び電
源オフ時のリセット遅延時間を正確に発生させることに
より、電源オン時のリセットスタート及び電源オフ時の
退避処理を確実に実行することができる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明に係るＣＰＵリセット回路の
一実施例の構成を示すブロック図である。このＣＰＵリ
セット回路は、電源入力端子１１ａ、割込入力端子１１
ｂ、リセット入力端子１１ｃ、クロック入力端子１１
ｄ、第１及び第２の制御出力端子１１ｅ，１１ｆを有す
るＣＰＵ１１と、ダイオードＤ及び平滑コンデンサＣか
らなり，所定の電源（図示せず）から受ける電圧ＶD を
電源入力端子１１ａに供給する電圧保持回路１２と、所
定の電源から受ける電圧ＶD を検出して電圧検出信号を
割込入力端子１１ｂに送出する電圧検出器１３と、クロ
ック信号を発生してクロック入力端子１１ｄに送出する
発振器１４と、電圧検出器１３から受ける電圧検出信号
及びＣＰＵ１１から受ける第１の制御信号に基づいてク
リア禁止信号を送出すると共に、ＣＰＵ１１から第２の
制御信号を受けている間，発振器１４から受けるクロッ
ク信号を通過させるタイマ制御部１５と、このタイマ制
御部１５からクリア禁止信号を受けている間、タイマ制
御部１５を通過したクロック信号を分周して分周クロッ
ク信号をＣＰＵ１１のリセット入力端子１１ｃに入力す
るリセットタイマ１６とを備えて構成されている。
一実施例の構成を示すブロック図である。このＣＰＵリ
セット回路は、電源入力端子１１ａ、割込入力端子１１
ｂ、リセット入力端子１１ｃ、クロック入力端子１１
ｄ、第１及び第２の制御出力端子１１ｅ，１１ｆを有す
るＣＰＵ１１と、ダイオードＤ及び平滑コンデンサＣか
らなり，所定の電源（図示せず）から受ける電圧ＶD を
電源入力端子１１ａに供給する電圧保持回路１２と、所
定の電源から受ける電圧ＶD を検出して電圧検出信号を
割込入力端子１１ｂに送出する電圧検出器１３と、クロ
ック信号を発生してクロック入力端子１１ｄに送出する
発振器１４と、電圧検出器１３から受ける電圧検出信号
及びＣＰＵ１１から受ける第１の制御信号に基づいてク
リア禁止信号を送出すると共に、ＣＰＵ１１から第２の
制御信号を受けている間，発振器１４から受けるクロッ
ク信号を通過させるタイマ制御部１５と、このタイマ制
御部１５からクリア禁止信号を受けている間、タイマ制
御部１５を通過したクロック信号を分周して分周クロッ
ク信号をＣＰＵ１１のリセット入力端子１１ｃに入力す
るリセットタイマ１６とを備えて構成されている。
【００１３】次に、このＣＰＵリセット回路の具体的な
構成について図２を用いて説明する。このＣＰＵリセッ
ト回路においては、ＣＰＵ２１が、電源電圧入力端子２
１ａ、割込入力端子２１ｂ、リセット入力端子２１ｃ、
クロック入力端子２１ｄ、第１及び第２の制御出力端子
２１ｅ，２１ｆを有し、リセット解除に応動して第１の
制御信号を出力し、電源投入時のリセット状態又はリセ
ット解除のときの電圧オフ状態に応動して第２の制御信
号を出力する機能をもっている。
構成について図２を用いて説明する。このＣＰＵリセッ
ト回路においては、ＣＰＵ２１が、電源電圧入力端子２
１ａ、割込入力端子２１ｂ、リセット入力端子２１ｃ、
クロック入力端子２１ｄ、第１及び第２の制御出力端子
２１ｅ，２１ｆを有し、リセット解除に応動して第１の
制御信号を出力し、電源投入時のリセット状態又はリセ
ット解除のときの電圧オフ状態に応動して第２の制御信
号を出力する機能をもっている。
【００１４】なお、ここで、第１及び第２の制御出力端
子２１ｅ，２１ｆは、例えばリセット期間中にハイイン
ピーダンスとなるトライステート出力ポートとする。ま
た、第１の制御出力端子２１ｅは抵抗Ｒｅを介してアー
スに接続されており、第２の制御出力端子２１ｆはプル
アップ抵抗Ｒｐを介して電圧ＶDDをもつ電源に接続され
ている。
子２１ｅ，２１ｆは、例えばリセット期間中にハイイン
ピーダンスとなるトライステート出力ポートとする。ま
た、第１の制御出力端子２１ｅは抵抗Ｒｅを介してアー
スに接続されており、第２の制御出力端子２１ｆはプル
アップ抵抗Ｒｐを介して電圧ＶDDをもつ電源に接続され
ている。
【００１５】また、電圧検出器２２は、例えば基準電源
を備えた比較器であって、所定の電源から電圧保持回路
１２を介して電源電圧入力端子に与えられる電源電圧Ｖ
D のオン状態及びオフ状態を検出し、オン信号又はオフ
信号を割込入力端子２１ｂ及びクリア制御回路２３に与
えるものである。
を備えた比較器であって、所定の電源から電圧保持回路
１２を介して電源電圧入力端子に与えられる電源電圧Ｖ
D のオン状態及びオフ状態を検出し、オン信号又はオフ
信号を割込入力端子２１ｂ及びクリア制御回路２３に与
えるものである。
【００１６】このクリア制御回路２３は、例えばＯＲ回
路であって、電圧検出器２２から出力されたオン信号又
はＣＰＵ２１の第１の制御出力端子２１ｅから出力され
た第１の制御信号が入力されたとき、クリア禁止信号を
送出する機能をもっている。また、発振器２４は、所定
のクロック信号を発生するものである。
路であって、電圧検出器２２から出力されたオン信号又
はＣＰＵ２１の第１の制御出力端子２１ｅから出力され
た第１の制御信号が入力されたとき、クリア禁止信号を
送出する機能をもっている。また、発振器２４は、所定
のクロック信号を発生するものである。
【００１７】さらに、ゲート回路２５は、例えばＡＮＤ
回路であって、ＣＰＵ２１による第２の制御信号の出力
期間に、発振器２４から出力されたクロック信号を通過
させる機能をもっている。なお、ここで、クリア制御回
路２３及びゲート回路２５はリセット制御手段を構成し
ている。
回路であって、ＣＰＵ２１による第２の制御信号の出力
期間に、発振器２４から出力されたクロック信号を通過
させる機能をもっている。なお、ここで、クリア制御回
路２３及びゲート回路２５はリセット制御手段を構成し
ている。
【００１８】また、ＣＰＵリセット手段としてのリセッ
トタイマ２６は、例えばフリップフロップ２６1 を複数
段，例えばｎ個接続することによって入力の分周周期の
半周期毎に出力が反転する１／２n の分周器回路であっ
て、クリア制御回路２３によるクリア禁止信号の出力期
間中に、ゲート回路２５を通過したクロック信号を分周
して分周クロック信号をリセット入力端子２１ｃに与え
るものである。
トタイマ２６は、例えばフリップフロップ２６1 を複数
段，例えばｎ個接続することによって入力の分周周期の
半周期毎に出力が反転する１／２n の分周器回路であっ
て、クリア制御回路２３によるクリア禁止信号の出力期
間中に、ゲート回路２５を通過したクロック信号を分周
して分周クロック信号をリセット入力端子２１ｃに与え
るものである。
【００１９】次に、以上のように構成されたＣＰＵリセ
ット回路の動作について図３のタイムチャート及び図４
のフローチャートを用いて説明する。なお、ここでは、
電源をオン状態にしたときのリセット動作について説明
し、しかる後、電源をオフ状態にしたときのリセット動
作を述べる。
ット回路の動作について図３のタイムチャート及び図４
のフローチャートを用いて説明する。なお、ここでは、
電源をオン状態にしたときのリセット動作について説明
し、しかる後、電源をオフ状態にしたときのリセット動
作を述べる。
【００２０】まず、所定の電源のパワーオン時（時刻ｔ
１）には、第１及び第２の制御出力端子２１ｅ，２１ｆ
はハイインピーダンス状態であり、第１の制御信号が
“Ｌ”レベル、また、第２の制御信号が“Ｈ”レベルと
なる。このとき、発振器２４はクロック信号を発生して
ＣＰＵ２１のクロック入力端子２１ｄに印加する一方、
ゲート回路２５は、第２の制御信号を受けている間、発
振器２４から受けるクロック信号を通過させてリセット
タイマ２６へ印加する。
１）には、第１及び第２の制御出力端子２１ｅ，２１ｆ
はハイインピーダンス状態であり、第１の制御信号が
“Ｌ”レベル、また、第２の制御信号が“Ｈ”レベルと
なる。このとき、発振器２４はクロック信号を発生して
ＣＰＵ２１のクロック入力端子２１ｄに印加する一方、
ゲート回路２５は、第２の制御信号を受けている間、発
振器２４から受けるクロック信号を通過させてリセット
タイマ２６へ印加する。
【００２１】ここで、電源電圧が所定の電圧値に達する
までは電源検出器が“Ｌ”レベルのオフ信号をクリア制
御回路２３に印加している。このため、リセットタイマ
２６がクリアされることによってタイマ出力が“Ｌ”レ
ベルとなり、ＣＰＵ２１はリセットされる。
までは電源検出器が“Ｌ”レベルのオフ信号をクリア制
御回路２３に印加している。このため、リセットタイマ
２６がクリアされることによってタイマ出力が“Ｌ”レ
ベルとなり、ＣＰＵ２１はリセットされる。
【００２２】また、電源電圧値が所定値以上になると
（時刻ｔ２）、電圧検出器２２は“Ｈ”レベルのオン信
号をクリア制御回路２３及び割込入力端子２１ｂに出力
する。このクリア制御回路２３はこのオン信号に基づい
てクリア禁止信号を送出してタイマ２６の分周動作を開
始させる。なお、ＣＰＵ２１はオン信号が割込入力では
ないことから当該オン信号を受けても特に制御信号の出
力を行わない。
（時刻ｔ２）、電圧検出器２２は“Ｈ”レベルのオン信
号をクリア制御回路２３及び割込入力端子２１ｂに出力
する。このクリア制御回路２３はこのオン信号に基づい
てクリア禁止信号を送出してタイマ２６の分周動作を開
始させる。なお、ＣＰＵ２１はオン信号が割込入力では
ないことから当該オン信号を受けても特に制御信号の出
力を行わない。
【００２３】続いてリセットタイマ２６は、ゲート回路
２５から印加されたクロック信号を分周して分周クロッ
ク信号をＣＰＵ２１のリセット入力端子２１ｃへ印加す
る。ここで、分周周期の半時間Ｔの経過により分周クロ
ック信号が反転して“Ｈ”レベルになると（時刻ｔ
３）、ＣＰＵ２１は、リセット解除されて第１の制御信
号を出力すると共に、第２の制御信号の出力を停止する
（ＳＴ１）。
２５から印加されたクロック信号を分周して分周クロッ
ク信号をＣＰＵ２１のリセット入力端子２１ｃへ印加す
る。ここで、分周周期の半時間Ｔの経過により分周クロ
ック信号が反転して“Ｈ”レベルになると（時刻ｔ
３）、ＣＰＵ２１は、リセット解除されて第１の制御信
号を出力すると共に、第２の制御信号の出力を停止する
（ＳＴ１）。
【００２４】これにより、クリア制御回路２３によるク
リア禁止信号の送出が確保された状態で、ゲート回路２
５がクロック信号をしゃ断する。以後、リセットタイマ
２６はリセット解除時の分周クロック信号の反転状態で
保持される。この状態で、ＣＰＵ２１は通常処理の実行
を開始する（ＳＴ２）。続いて、電源をオフ状態にした
ときのリセット動作を説明する。
リア禁止信号の送出が確保された状態で、ゲート回路２
５がクロック信号をしゃ断する。以後、リセットタイマ
２６はリセット解除時の分周クロック信号の反転状態で
保持される。この状態で、ＣＰＵ２１は通常処理の実行
を開始する（ＳＴ２）。続いて、電源をオフ状態にした
ときのリセット動作を説明する。
【００２５】所定の電源がオフ状態になると（時刻ｔ
４）、電圧検出器２２は“Ｌ”レベルのオフ信号を割込
入力端子２１ｂに印加する（ＳＴ３）。ＣＰＵ２１はオ
フ信号が割込入力であることから第２の制御信号をゲー
ト回路２５に出力する。
４）、電圧検出器２２は“Ｌ”レベルのオフ信号を割込
入力端子２１ｂに印加する（ＳＴ３）。ＣＰＵ２１はオ
フ信号が割込入力であることから第２の制御信号をゲー
ト回路２５に出力する。
【００２６】ゲート回路２５はこの第２の制御信号の出
力期間に発振器２４から受けるクロック信号をリセット
タイマ２６に通過させる（ＳＴ４）。リセットタイマ２
６は前述した反転状態から当該クロック信号を分周して
分周クロック信号をリセット入力端子２１ｃに印加す
る。
力期間に発振器２４から受けるクロック信号をリセット
タイマ２６に通過させる（ＳＴ４）。リセットタイマ２
６は前述した反転状態から当該クロック信号を分周して
分周クロック信号をリセット入力端子２１ｃに印加す
る。
【００２７】続いてＣＰＵ２１は、所定の退避処理を実
行し（ＳＴ５）、分周周期の半時間Ｔの経過（時刻ｔ
５）により当該分周クロック信号が“Ｌ”レベルに反転
するとリセットされて第１の制御信号の出力を停止す
る。これにより、クリア制御回路２３はクリア禁止信号
を解除し、リセットタイマ２６はクリアされる。
行し（ＳＴ５）、分周周期の半時間Ｔの経過（時刻ｔ
５）により当該分周クロック信号が“Ｌ”レベルに反転
するとリセットされて第１の制御信号の出力を停止す
る。これにより、クリア制御回路２３はクリア禁止信号
を解除し、リセットタイマ２６はクリアされる。
【００２８】上述したように、本実施例によれば、所定
の電源がオン状態になったとき、電圧検出器２２がその
オフ状態を検出してオン信号をクリア制御回路に与える
と、クリア制御回路２３はこのオン信号に応動してクリ
ア禁止信号をリセットタイマ２６に印加する。また、Ｃ
ＰＵ２４は電源投入時のリセット状態に応動して第２の
制御信号をゲート回路２５に供給する。
の電源がオン状態になったとき、電圧検出器２２がその
オフ状態を検出してオン信号をクリア制御回路に与える
と、クリア制御回路２３はこのオン信号に応動してクリ
ア禁止信号をリセットタイマ２６に印加する。また、Ｃ
ＰＵ２４は電源投入時のリセット状態に応動して第２の
制御信号をゲート回路２５に供給する。
【００２９】ここで、ゲート回路２５は第２の制御信号
の出力期間にゲート開とし、発振器２４からのクロック
信号を通してリセットタイマ２６に与える。このとき、
リセットタイマ２６は、クロック信号を受けると当該ク
ロック信号を分周した分周クロック信号をＣＰＵ２１の
リセット入力端子２１ｃに印加する。
の出力期間にゲート開とし、発振器２４からのクロック
信号を通してリセットタイマ２６に与える。このとき、
リセットタイマ２６は、クロック信号を受けると当該ク
ロック信号を分周した分周クロック信号をＣＰＵ２１の
リセット入力端子２１ｃに印加する。
【００３０】このため、ＣＰＵ２１は当該分周クロック
信号が反転するとリセット解除されて第１の制御信号を
出力すると共に、第２の制御信号の出力を停止する。こ
れにより、クリア制御回路２３はクリア禁止信号を出力
し続けてリセットタイマ２６のクリアを禁止し、ゲート
回路２５はクロック信号をしゃ断する。従って、リセッ
トタイマ２６はリセット解除のときから分周クロック信
号の反転状態で保持される。
信号が反転するとリセット解除されて第１の制御信号を
出力すると共に、第２の制御信号の出力を停止する。こ
れにより、クリア制御回路２３はクリア禁止信号を出力
し続けてリセットタイマ２６のクリアを禁止し、ゲート
回路２５はクロック信号をしゃ断する。従って、リセッ
トタイマ２６はリセット解除のときから分周クロック信
号の反転状態で保持される。
【００３１】次に、所定の電源がオフ状態になったと
き、電圧検出器２２がそのオフ状態を検出してオフ信号
をＣＰＵ２１の割込入力端子２１ｂに与えると、ＣＰＵ
２１はこのオフ信号に応動して第２の制御信号を出力し
ゲート回路２５に供給する。
き、電圧検出器２２がそのオフ状態を検出してオフ信号
をＣＰＵ２１の割込入力端子２１ｂに与えると、ＣＰＵ
２１はこのオフ信号に応動して第２の制御信号を出力し
ゲート回路２５に供給する。
【００３２】ここで、ゲート回路２５は第２の制御信号
の出力期間にゲート開とし、発振器２４からのクロック
信号を通してリセットタイマ２６に与える。このとき、
リセットタイマ２６は、クロック信号を受けると上記反
転状態から当該クロック信号を分周した分周クロック信
号をリセット入力端子２１ｃに印加する。
の出力期間にゲート開とし、発振器２４からのクロック
信号を通してリセットタイマ２６に与える。このとき、
リセットタイマ２６は、クロック信号を受けると上記反
転状態から当該クロック信号を分周した分周クロック信
号をリセット入力端子２１ｃに印加する。
【００３３】従って、ＣＰＵ２１は分周クロック信号が
反転するとリセットされて第１の制御信号の出力を停止
する。これにより、クリア制御回路２３は、クリア禁止
信号の送出を停止し、リセットタイマ２６をクリアす
る。
反転するとリセットされて第１の制御信号の出力を停止
する。これにより、クリア制御回路２３は、クリア禁止
信号の送出を停止し、リセットタイマ２６をクリアす
る。
【００３４】このように、ＲＣ遅延回路を用いずに必要
最小限の回路によって、電源オン時のリセット時間及び
電源オフ時のリセット遅延時間を正確に発生させること
により、電源オン時のリセットスタート及び電源オフ時
の退避処理を確実に実行することができる。
最小限の回路によって、電源オン時のリセット時間及び
電源オフ時のリセット遅延時間を正確に発生させること
により、電源オン時のリセットスタート及び電源オフ時
の退避処理を確実に実行することができる。
【００３５】また、１つのリセットタイマ２６により、
リセット時間及びリセット遅延時間を発生するため、必
要最小限の部品点数及び実装スペースで実現可能なの
で、安価でかつ信頼性を向上することができる。
リセット時間及びリセット遅延時間を発生するため、必
要最小限の部品点数及び実装スペースで実現可能なの
で、安価でかつ信頼性を向上することができる。
【００３６】なお、上記実施例では、ＣＰＵ２１の第１
及び第２の制御出力端子２１ｅ，２１ｆにトライステー
ト出力ポートを用いる場合について説明したが、これに
限らず、リセット状態でレベルが固定される他のポート
を用いる構成としても、本発明を同様に実施して同様の
効果を得ることができる。
及び第２の制御出力端子２１ｅ，２１ｆにトライステー
ト出力ポートを用いる場合について説明したが、これに
限らず、リセット状態でレベルが固定される他のポート
を用いる構成としても、本発明を同様に実施して同様の
効果を得ることができる。
【００３７】また、上記実施例では、リセットタイマ２
６として分周回路を用いた場合について説明したが、こ
れに限らず、リセットタイマとしては所望の時間が計数
できるものを用い、最終段にクロック信号を２分周する
分周回路を接続して半周期毎の反転出力を得る構成とし
ても、本発明を同様に実施して同様の効果を得ることが
できる。なお、本発明は、その要旨を逸脱しない範囲で
種々変形して実施できる。
６として分周回路を用いた場合について説明したが、こ
れに限らず、リセットタイマとしては所望の時間が計数
できるものを用い、最終段にクロック信号を２分周する
分周回路を接続して半周期毎の反転出力を得る構成とし
ても、本発明を同様に実施して同様の効果を得ることが
できる。なお、本発明は、その要旨を逸脱しない範囲で
種々変形して実施できる。
【００３８】
【発明の効果】以上説明したように本発明によれば、ク
ロック信号を分周してＣＰＵのリセット入力端子に印加
するＣＰＵリセット手段及びリセット制御手段を設け、
電圧検出手段により検出された電源のオン状態及びオフ
状態に応動してリセット制御手段がＣＰＵリセット手段
に対してクリア禁止信号の出力及びクロック信号の通過
を制御することにより、ＣＰＵリセット制御手段による
クロック信号の分周動作を制御し、ＣＰＵに対して電源
のオン，オフ時から分周の半周期後にリセットをかける
ようにしたので、ＲＣ遅延回路を用いずに必要最小限の
回路によって、電源オン時のリセット時間及び電源オフ
時のリセット遅延時間を正確に発生させることにより、
電源オン時のリセットスタート及び電源オフ時の退避処
理を確実に実行できるＣＰＵリセット回路を提供でき
る。
ロック信号を分周してＣＰＵのリセット入力端子に印加
するＣＰＵリセット手段及びリセット制御手段を設け、
電圧検出手段により検出された電源のオン状態及びオフ
状態に応動してリセット制御手段がＣＰＵリセット手段
に対してクリア禁止信号の出力及びクロック信号の通過
を制御することにより、ＣＰＵリセット制御手段による
クロック信号の分周動作を制御し、ＣＰＵに対して電源
のオン，オフ時から分周の半周期後にリセットをかける
ようにしたので、ＲＣ遅延回路を用いずに必要最小限の
回路によって、電源オン時のリセット時間及び電源オフ
時のリセット遅延時間を正確に発生させることにより、
電源オン時のリセットスタート及び電源オフ時の退避処
理を確実に実行できるＣＰＵリセット回路を提供でき
る。
【図１】本発明に係る自動リセット回路の一実施例の構
成を示すブロック図。
成を示すブロック図。
【図２】同実施例における自動リセット回路の具体的な
構成を示す回路図。
構成を示す回路図。
【図３】同実施例における動作を説明するためのタイム
チャート。
チャート。
【図４】同実施例における動作を説明するためのフロー
チャート。
チャート。
【図５】従来のＣＰＵリセット回路の構成を示す回路
図。
図。
２１…ＣＰＵ、２１ａ…電源入力端子、２１ｂ…割込入
力端子、２１ｃ…リセット入力端子、２１ｄ…クロック
入力端子、２１ｅ…第１の制御出力端子、２１ｆ…第２
の制御出力端子、２２…電圧検出器、２３…クリア制御
回路、２４…発振器、２５…ゲート回路、２６…リセッ
トタイマ。
力端子、２１ｃ…リセット入力端子、２１ｄ…クロック
入力端子、２１ｅ…第１の制御出力端子、２１ｆ…第２
の制御出力端子、２２…電圧検出器、２３…クリア制御
回路、２４…発振器、２５…ゲート回路、２６…リセッ
トタイマ。
Claims (1)
- 【請求項１】 所定の電源からＣＰＵに印加される電源
電圧のオン状態、オフ状態に対応してオン信号又はオフ
信号を実時間でＣＰＵの割込入力端子に印加すると共
に、前記オン信号又は前記オフ信号を遅延させてＣＰＵ
のリセット入力端子に印加するＣＰＵリセット回路にお
いて、 前記電源から電源電圧のオン状態及びオフ状態を検出
し、前記オン信号又は前記オフ信号を前記ＣＰＵの割込
入力端子に印加する電圧検出手段と、 所定のクロック信号を発生するクロック発生手段と、 このクロック発生手段から印加されるクロック信号を分
周して分周クロック信号を前記ＣＰＵのリセット入力端
子に印加するＣＰＵリセット手段と、 前記割込入力端子、前記リセット入力端子、第１及び第
２の制御出力端子を有し、前記ＣＰＵリセット手段から
印加された分周クロック信号によるリセット解除に応動
して第１の制御信号を出力し、前記電源投入時のリセッ
ト状態又は前記リセット解除時に前記電圧検出手段から
割込入力される前記オフ信号に応動して第２の制御信号
を出力する前記ＣＰＵと、 前記電圧検出手段から前記オン信号が印加されたとき又
は前記ＣＰＵの第１の制御出力端子から前記第１の制御
信号が印加されたとき、クリア禁止信号を出力すると共
に、このクリア禁止信号を前記ＣＰＵリセット手段に印
加して当該ＣＰＵリセット手段のクリアを禁止し、ま
た、前記ＣＰＵの第２の制御出力端子から前記第２の制
御信号が印加されたとき、前記クロック発生手段により
発生するクロック信号を通過させて前記ＣＰＵリセット
手段に印加するリセット制御手段とを備えたことを特徴
とするＣＰＵリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328205A JPH06175751A (ja) | 1992-12-08 | 1992-12-08 | Ｃｐｕリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328205A JPH06175751A (ja) | 1992-12-08 | 1992-12-08 | Ｃｐｕリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175751A true JPH06175751A (ja) | 1994-06-24 |
Family
ID=18207628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4328205A Pending JPH06175751A (ja) | 1992-12-08 | 1992-12-08 | Ｃｐｕリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175751A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373037A (ja) * | 2001-03-30 | 2002-12-26 | Fuji Photo Film Co Ltd | 電源制御装置 |
| US7239187B2 (en) | 2003-04-25 | 2007-07-03 | Nec Corporation | Reset circuit and digital communication apparatus |
| KR100826733B1 (ko) * | 2006-03-31 | 2008-04-30 | 마츠시타 덴끼 산교 가부시키가이샤 | 식기 세척기 |
| JP2011150715A (ja) * | 2011-03-07 | 2011-08-04 | Kyocera Corp | 携帯情報端末 |
| US8571597B2 (en) | 2005-12-09 | 2013-10-29 | Kyocera Corporation | Mobile information terminal executing application program |
-
1992
- 1992-12-08 JP JP4328205A patent/JPH06175751A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373037A (ja) * | 2001-03-30 | 2002-12-26 | Fuji Photo Film Co Ltd | 電源制御装置 |
| US7239187B2 (en) | 2003-04-25 | 2007-07-03 | Nec Corporation | Reset circuit and digital communication apparatus |
| US8571597B2 (en) | 2005-12-09 | 2013-10-29 | Kyocera Corporation | Mobile information terminal executing application program |
| KR100826733B1 (ko) * | 2006-03-31 | 2008-04-30 | 마츠시타 덴끼 산교 가부시키가이샤 | 식기 세척기 |
| JP2011150715A (ja) * | 2011-03-07 | 2011-08-04 | Kyocera Corp | 携帯情報端末 |
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