JP3166458B2 - タイマー回路 - Google Patents
タイマー回路Info
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- JP3166458B2 JP3166458B2 JP32041193A JP32041193A JP3166458B2 JP 3166458 B2 JP3166458 B2 JP 3166458B2 JP 32041193 A JP32041193 A JP 32041193A JP 32041193 A JP32041193 A JP 32041193A JP 3166458 B2 JP3166458 B2 JP 3166458B2
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Description
【０００１】
【産業上の利用分野】本発明は、タイマー回路に係り、
特に、同時に複数通りの計数が可能なタイマー回路に関
する。
特に、同時に複数通りの計数が可能なタイマー回路に関
する。
【０００２】ＬＳＩ設計において、同時動作が必要なタ
イマー回路が複数必要な場合には、必要な数だけタイマ
ー回路を個別に用意するのが一般的である。しかし、用
意した個数以上のタイマー回路が必要になる場合には、
設計中のＬＳＩは使用できなくなってＬＳＩの設計を再
度行う必要が生じたり、運用後に仕様を変更したい場合
には、当該ＬＳＩの設計、製造に必要な期間を待ったな
ければ仕様変更をできないという問題が起こる。
イマー回路が複数必要な場合には、必要な数だけタイマ
ー回路を個別に用意するのが一般的である。しかし、用
意した個数以上のタイマー回路が必要になる場合には、
設計中のＬＳＩは使用できなくなってＬＳＩの設計を再
度行う必要が生じたり、運用後に仕様を変更したい場合
には、当該ＬＳＩの設計、製造に必要な期間を待ったな
ければ仕様変更をできないという問題が起こる。
【０００３】従って、計数動作とタイマー回路が１：１
に対応しない、汎用性の高いタイマー回路の実現が望ま
れている。
に対応しない、汎用性の高いタイマー回路の実現が望ま
れている。
【０００４】
【従来の技術】図８は、従来のタイマー回路で、ダウン
カウンタを使用した例を示す。図８において、１ｂは処
理回路、４ａはダウンカウンタを有するダウンカウント
タイマーＡ、４ｂはダウンカウントタイマーＢ、５ａは
タイムアウト信号送出回路Ａ、５ｂはタイムアウト信号
送出回路Ｂである。図８の構成では、タイマーが２個必
要で、各々に１個ずつのダウンカウンタを適用してい
る。
カウンタを使用した例を示す。図８において、１ｂは処
理回路、４ａはダウンカウンタを有するダウンカウント
タイマーＡ、４ｂはダウンカウントタイマーＢ、５ａは
タイムアウト信号送出回路Ａ、５ｂはタイムアウト信号
送出回路Ｂである。図８の構成では、タイマーが２個必
要で、各々に１個ずつのダウンカウンタを適用してい
る。
【０００５】図９は、従来のタイマー回路のタイムチャ
ートである。図９では、ダウンカウントタイマーＡのタ
イマーとしての時間の長さを定める設定値を１２とし、
ダウンカウントタイマーＢの設定値を２０とした具体例
を図示している。ここでは、回路は対称な動作をするの
で、ダウンカウントタイマーＡについて動作を説明す
る。
ートである。図９では、ダウンカウントタイマーＡのタ
イマーとしての時間の長さを定める設定値を１２とし、
ダウンカウントタイマーＢの設定値を２０とした具体例
を図示している。ここでは、回路は対称な動作をするの
で、ダウンカウントタイマーＡについて動作を説明す
る。
【０００６】ダウンカウントタイマーＡの計数値が
「０」になるとダウンカウントタイマーＡはキャリーア
ウトを出力し、このキャリーアウトを受けてタイムアウ
ト信号送出回路Ａがタイムアウト信号を出力する。この
タイムアウト信号が処理回路に入力されると、処理回路
はダウンカウントタイマーＡにロード許可信号を出力し
て計数をイネーブルにし、ロード信号を出力してダウン
カウントタイマーＡに数１２を設定する。この後、ダウ
ンカウントタイマーＡはカウントダウンしてゆき、計数
値が再び「０」になった時にキャリーアウトを出力す
る。ダウンカウントタイマーＡはこのようにして、数１
２に対応する時間を決めている。ダウンカウントタイマ
ーＢも全く同様にして、数２０に対応する時間を決めて
おり、二つのダウンカウントタイマーを用いて二通りの
時間を決めている。
「０」になるとダウンカウントタイマーＡはキャリーア
ウトを出力し、このキャリーアウトを受けてタイムアウ
ト信号送出回路Ａがタイムアウト信号を出力する。この
タイムアウト信号が処理回路に入力されると、処理回路
はダウンカウントタイマーＡにロード許可信号を出力し
て計数をイネーブルにし、ロード信号を出力してダウン
カウントタイマーＡに数１２を設定する。この後、ダウ
ンカウントタイマーＡはカウントダウンしてゆき、計数
値が再び「０」になった時にキャリーアウトを出力す
る。ダウンカウントタイマーＡはこのようにして、数１
２に対応する時間を決めている。ダウンカウントタイマ
ーＢも全く同様にして、数２０に対応する時間を決めて
おり、二つのダウンカウントタイマーを用いて二通りの
時間を決めている。
【０００７】そして、一個のダウンカウントタイマーに
着目すると、一旦計数動作を開始すると、そのダウンカ
ウントタイマーがタイムアウトしない限り新しい値を設
定して動作させることが不可能である。即ち、一個のダ
ウンカウントタイマーで二種類以上の設定値を同時には
計数できない構成になっており、ＬＳＩを設計する際に
は、設定値の種類だけダウンカウントタイマーを用意す
る必要がある。このため、設計途上に回路変更があった
り、運用開始後に仕様追加があって、用意された以上に
ダウンカウントタイマーが必要になった時には、当該Ｌ
ＳＩは使用不可能になり、再設計しなければならなくな
るという問題が生ずる。又、ＬＳＩの回路規模を増大さ
せる原因にもなっている。
着目すると、一旦計数動作を開始すると、そのダウンカ
ウントタイマーがタイムアウトしない限り新しい値を設
定して動作させることが不可能である。即ち、一個のダ
ウンカウントタイマーで二種類以上の設定値を同時には
計数できない構成になっており、ＬＳＩを設計する際に
は、設定値の種類だけダウンカウントタイマーを用意す
る必要がある。このため、設計途上に回路変更があった
り、運用開始後に仕様追加があって、用意された以上に
ダウンカウントタイマーが必要になった時には、当該Ｌ
ＳＩは使用不可能になり、再設計しなければならなくな
るという問題が生ずる。又、ＬＳＩの回路規模を増大さ
せる原因にもなっている。
【０００８】
【発明が解決しようとする課題】本発明は、かかる問題
に対処して、一個のカウンタによって複数の計数が可能
なタイマー回路を提供することを目的とし、以て、ＬＳ
Ｉの回路規模の削減と設計されたＬＳＩの汎用性の向上
を図るものである。
に対処して、一個のカウンタによって複数の計数が可能
なタイマー回路を提供することを目的とし、以て、ＬＳ
Ｉの回路規模の削減と設計されたＬＳＩの汎用性の向上
を図るものである。
【０００９】
【課題を解決するための手段】図１は、本発明の原理で
ある。図１において、１は処理回路、２はエッジ検出回
路、３はクロック制御回路、４はタイマー、５はタイム
アウト信号送出回路である。処理回路は、クロックを他
の回路に供給するとともに、エッジ検出許可信号をエッ
ジ検出回路に出力し、該エッジ検出回路が出力するエッ
ジ検出信号を受けるとタイマーにロード許可信号、ロー
ド信号及び設定値を出力してタイマーに計数させる。ク
ロック制御回路は、タイマーとタイムアウト信号送出回
路に供給するクロックをロード信号でオンにし、タイム
アウト信号送出回路が出力するタイムアウト信号によっ
てオフにする。タイムアウト信号送出回路はタイマーが
出力するキャリーアウトを受けてタイムアウト信号をク
ロック制御回路と処理回路に供給する。
ある。図１において、１は処理回路、２はエッジ検出回
路、３はクロック制御回路、４はタイマー、５はタイム
アウト信号送出回路である。処理回路は、クロックを他
の回路に供給するとともに、エッジ検出許可信号をエッ
ジ検出回路に出力し、該エッジ検出回路が出力するエッ
ジ検出信号を受けるとタイマーにロード許可信号、ロー
ド信号及び設定値を出力してタイマーに計数させる。ク
ロック制御回路は、タイマーとタイムアウト信号送出回
路に供給するクロックをロード信号でオンにし、タイム
アウト信号送出回路が出力するタイムアウト信号によっ
てオフにする。タイムアウト信号送出回路はタイマーが
出力するキャリーアウトを受けてタイムアウト信号をク
ロック制御回路と処理回路に供給する。
【００１０】
【作用】図２は、図１の構成においてタイマーとしてダ
ウンカウントタイマーを適用した時のフローチャート
で、タイマーが計数中に異なる時間を設定して計数でき
ることを示している。以下、図２の符号に従って、図１
の構成の動作を説明する。 Ａ．処理回路からエッジ検出許可信号を出力し，エッジ
検出回路がクロックの立ち上がりを検出する。 Ｂ．エッジ検出回路が出力するエッジ検出信号を受け
て、処理回路はリセット１信号を出力、エッジ検出回路
とタイムアウト信号送出回路をリセットする。 Ｃ．処理回路がロード許可信号を出力する。 Ｄ．この時のタイマーの計数値を処理回路が読み込む。 Ｅ．ダウンカウントタイマーに、現在の計数値（Ｔ1 ）
と新たに設定する値（Ｔ 2 ）のうち、小さい値を設定す
る。
ウンカウントタイマーを適用した時のフローチャート
で、タイマーが計数中に異なる時間を設定して計数でき
ることを示している。以下、図２の符号に従って、図１
の構成の動作を説明する。 Ａ．処理回路からエッジ検出許可信号を出力し，エッジ
検出回路がクロックの立ち上がりを検出する。 Ｂ．エッジ検出回路が出力するエッジ検出信号を受け
て、処理回路はリセット１信号を出力、エッジ検出回路
とタイムアウト信号送出回路をリセットする。 Ｃ．処理回路がロード許可信号を出力する。 Ｄ．この時のタイマーの計数値を処理回路が読み込む。 Ｅ．ダウンカウントタイマーに、現在の計数値（Ｔ1 ）
と新たに設定する値（Ｔ 2 ）のうち、小さい値を設定す
る。
【００１１】又、│Ｔ1 −Ｔ2 │−１＝ａを計算する。 Ｆ．計数値が「０」になると、ダウンカウントタイマー
はキャリーアウトを出力し、タイムアウト信号送出回路
がタイムアウトを検出する。 Ｇ．タイムアウト信号を受けて、処理回路はロード許可
信号、ロード信号を出力する。 Ｈ．処理回路は設定値にａを指定、ダウンカウントタイ
マーにａを設定する。 Ｉ．計数値が「０」になると、ダウンカウントタイマー
はキャリーアウトを出力し、タイムアウト信号送出回路
がタイムアウトを検出する。
はキャリーアウトを出力し、タイムアウト信号送出回路
がタイムアウトを検出する。 Ｇ．タイムアウト信号を受けて、処理回路はロード許可
信号、ロード信号を出力する。 Ｈ．処理回路は設定値にａを指定、ダウンカウントタイ
マーにａを設定する。 Ｉ．計数値が「０」になると、ダウンカウントタイマー
はキャリーアウトを出力し、タイムアウト信号送出回路
がタイムアウトを検出する。
【００１２】今、ダウンカウントタイマーの現在の計数
値Ｔ1 が４で、新たに設定する値Ｔ 2 が２の場合で考え
る。この場合、現在の計数値（４）より小さい新たな設
定値（２）を、計数値が４の時に設定することになり、
２、１、０とカウントダウンして、０の時にキャリーア
ウトとそれに伴うタイムアウト信号が生成される。この
タイムアウト信号によって計数値「０」の次の最大計数
値「Ｆ」の時にロード許可信号、ロード信号が生成さ
れ、この時にａ＝１が設定される。この後１、０とカウ
ントダウンして０の時にキャリーアウトとそれに伴うタ
イムアウト信号が生成される。ここで、最初のタイムア
ウトは２を設定して２、１、０とカウントダウンした結
果であり、後のタイムアウトは２を設定した後２、１、
０、Ｆ、Ｆ−１とカウントダウンすべきところをＦのタ
イミングに１を設定するので、２、１、０、１、０と計
数された結果である。そして、２に設定したタイミング
を基準にすれば４回計数して０になっている。もし２に
設定しないとすれば、４、３、２、１、０とカウントダ
ウンされ、４を基準にすればやはり４回計数して０にな
る。つまり、後のタイムアウトは元々の計数がタイムア
ウトすべきタイミングで出ていることになる。
値Ｔ1 が４で、新たに設定する値Ｔ 2 が２の場合で考え
る。この場合、現在の計数値（４）より小さい新たな設
定値（２）を、計数値が４の時に設定することになり、
２、１、０とカウントダウンして、０の時にキャリーア
ウトとそれに伴うタイムアウト信号が生成される。この
タイムアウト信号によって計数値「０」の次の最大計数
値「Ｆ」の時にロード許可信号、ロード信号が生成さ
れ、この時にａ＝１が設定される。この後１、０とカウ
ントダウンして０の時にキャリーアウトとそれに伴うタ
イムアウト信号が生成される。ここで、最初のタイムア
ウトは２を設定して２、１、０とカウントダウンした結
果であり、後のタイムアウトは２を設定した後２、１、
０、Ｆ、Ｆ−１とカウントダウンすべきところをＦのタ
イミングに１を設定するので、２、１、０、１、０と計
数された結果である。そして、２に設定したタイミング
を基準にすれば４回計数して０になっている。もし２に
設定しないとすれば、４、３、２、１、０とカウントダ
ウンされ、４を基準にすればやはり４回計数して０にな
る。つまり、後のタイムアウトは元々の計数がタイムア
ウトすべきタイミングで出ていることになる。
【００１３】従って、上記の例では、一個のダウンカウ
ントタイマーによって二通りの計数を行って、二つのタ
イマーを設けるのと等価な作用を実現している。
ントタイマーによって二通りの計数を行って、二つのタ
イマーを設けるのと等価な作用を実現している。
【００１４】
【実施例】図３は、本発明の実施例である。図３におい
て、１は処理回路で図１と同一である。２１はフリップ
フロップでエッジ検出回路を構成する。３１、３２はフ
リップフロップ、３３は論理積回路、３４は論理和回
路、３５、３６は正電源、３７は否定回路で、３１乃至
３７によってクロック制御回路を構成する。４１はダウ
ンカウンタ、４２は否定回路、４３は論理積回路で、４
１乃至４３によってダウンカウントタイマーを構成す
る。５１はフリップフロップ、５２は否定回路で、５１
と５２でタイムアウト信号送出回路を構成する。
て、１は処理回路で図１と同一である。２１はフリップ
フロップでエッジ検出回路を構成する。３１、３２はフ
リップフロップ、３３は論理積回路、３４は論理和回
路、３５、３６は正電源、３７は否定回路で、３１乃至
３７によってクロック制御回路を構成する。４１はダウ
ンカウンタ、４２は否定回路、４３は論理積回路で、４
１乃至４３によってダウンカウントタイマーを構成す
る。５１はフリップフロップ、５２は否定回路で、５１
と５２でタイムアウト信号送出回路を構成する。
【００１５】図４は、図３の構成のタイムチャートで、
カウントダウンの途中で、その時の計数値「４」より小
さい値「２」を設定して二通りの計数を行う場合を例に
示している。
カウントダウンの途中で、その時の計数値「４」より小
さい値「２」を設定して二通りの計数を行う場合を例に
示している。
【００１６】処理回路よりエッジ検出許可信号が出力さ
れると、フリップフロップ２１はクロックの立ち上がり
をを検出して、エッジ検出信号を出力する。これを処理
回路が受けて、リセット１信号を出力してフリップフロ
ップ２１をリセットすると共に、エッジ検出許可信号を
「Ｌ」に戻す。次いで、処理回路はロード許可信号とロ
ード信号を出力し、ダウンカウンタに設定値を設定する
準備をする。
れると、フリップフロップ２１はクロックの立ち上がり
をを検出して、エッジ検出信号を出力する。これを処理
回路が受けて、リセット１信号を出力してフリップフロ
ップ２１をリセットすると共に、エッジ検出許可信号を
「Ｌ」に戻す。次いで、処理回路はロード許可信号とロ
ード信号を出力し、ダウンカウンタに設定値を設定する
準備をする。
【００１７】この時、現在の計数値「４」と新たな設定
値「２」を比較し、小さい値（この場合には「２」）を
設定するようにし、同時に（４−２）−１＝１を計算し
ておく。
値「２」を比較し、小さい値（この場合には「２」）を
設定するようにし、同時に（４−２）−１＝１を計算し
ておく。
【００１８】そして、論理積回路４３の出力によってダ
ウンカウンタに「２」を設定する。ダウンカウンタは
「２」から計数を再開し、計数結果が「０」になったと
ころでキャリーアウトを出力する。キャリーアウトは否
定回路で反転された後、クロックの立ち上がりでフリッ
プフロップ５１に読み込まれてタイムアウト信号とな
る。
ウンカウンタに「２」を設定する。ダウンカウンタは
「２」から計数を再開し、計数結果が「０」になったと
ころでキャリーアウトを出力する。キャリーアウトは否
定回路で反転された後、クロックの立ち上がりでフリッ
プフロップ５１に読み込まれてタイムアウト信号とな
る。
【００１９】タイムアウト信号を受けると、処理回路は
クロックの次の立ち上がりの前にロード許可信号とロー
ド信号を出力し、ダウンカウンタに計算結果の「１」を
設定する。ダウンカウンタは計数を続け、「０」になる
と上述と同様にタイムアウト信号が生成される。
クロックの次の立ち上がりの前にロード許可信号とロー
ド信号を出力し、ダウンカウンタに計算結果の「１」を
設定する。ダウンカウンタは計数を続け、「０」になる
と上述と同様にタイムアウト信号が生成される。
【００２０】この計数のプロセスを総合的に見ると、一
度目のタイムアウト信号は設定値「２」に対するタイム
アウトであり、二度目のタイムアウトは「２」を設定し
ないで計数した場合のタイムアウトと一致していること
が判る。
度目のタイムアウト信号は設定値「２」に対するタイム
アウトであり、二度目のタイムアウトは「２」を設定し
ないで計数した場合のタイムアウトと一致していること
が判る。
【００２１】尚、タイムアウト信号が出力されると、処
理回路からリセット１信号が出力され、フリップフロッ
プ５１がリセットされる。又、タイムアウト信号はフリ
ップフロップ３２にも入力され、フリップフロップ３２
からは図示の「ＦＦ３２出力」が出力される。
理回路からリセット１信号が出力され、フリップフロッ
プ５１がリセットされる。又、タイムアウト信号はフリ
ップフロップ３２にも入力され、フリップフロップ３２
からは図示の「ＦＦ３２出力」が出力される。
【００２２】タイムアウト後、次の設定がない時には
「ＦＦ３２出力」が論理積回路３３に入力されるので、
論理積回路３３でクロックが停止され、ダウンカウンタ
は計数を停止する。
「ＦＦ３２出力」が論理積回路３３に入力されるので、
論理積回路３３でクロックが停止され、ダウンカウンタ
は計数を停止する。
【００２３】一旦停止したクロックの送出開始は、次の
タイマー値設定、即ち、ロード信号によってフリップフ
ロップ３２がリセットされ、この出力が「Ｌ」になるこ
とからクロック送出が再開される。
タイマー値設定、即ち、ロード信号によってフリップフ
ロップ３２がリセットされ、この出力が「Ｌ」になるこ
とからクロック送出が再開される。
【００２４】尚、タイムチャートには図示していない
が、リセット２信号は電源投入時に「Ｌ」から「Ｈ」に
変わる信号である。以上のようにして、二つの設定値に
対して同時に計数してタイムアウト信号を出力できる。
尚、上の例では簡単のために二つの設定値を設定する場
合について説明したが、同様な原理で三つ以上の設定値
を設定して同時に計数することが可能である。
が、リセット２信号は電源投入時に「Ｌ」から「Ｈ」に
変わる信号である。以上のようにして、二つの設定値に
対して同時に計数してタイムアウト信号を出力できる。
尚、上の例では簡単のために二つの設定値を設定する場
合について説明したが、同様な原理で三つ以上の設定値
を設定して同時に計数することが可能である。
【００２５】図５は、図３の構成のタイムチャートで、
カウントダウンの途中で、その時の計数値より大きい値
を設定する場合を例に示したものである。この場合に
も、設定しなおすタイミングでの計数値と新たな設定値
を比べて、小さい方を設定し、一旦タイムアウトした後
に、両者の差の絶対値から１を差し引いた値を設定する
ことは、図４に示した例と全く同様である。
カウントダウンの途中で、その時の計数値より大きい値
を設定する場合を例に示したものである。この場合に
も、設定しなおすタイミングでの計数値と新たな設定値
を比べて、小さい方を設定し、一旦タイムアウトした後
に、両者の差の絶対値から１を差し引いた値を設定する
ことは、図４に示した例と全く同様である。
【００２６】この回路は、「設定しなおすタイミングで
の計数値と新たな設定値を比べて、小さい方を設定
し」、「一旦タイムアウトした後に、両者の差の絶対値
から１を差し引いた値を設定する」という、ロード許可
信号が出力されてから実際に設定が行われるまでの処理
が、クロックの同一サイクルの間に行われる場合に有効
である。
の計数値と新たな設定値を比べて、小さい方を設定
し」、「一旦タイムアウトした後に、両者の差の絶対値
から１を差し引いた値を設定する」という、ロード許可
信号が出力されてから実際に設定が行われるまでの処理
が、クロックの同一サイクルの間に行われる場合に有効
である。
【００２７】又、図３の構成では、タイムアウトの検出
をキャリーアウトで行っているが、ある計数値に達した
ことをデコードしても同様な動作を実現できる。ところ
で、図３乃至図５においてはダウンカウンタを適用した
場合について説明したが、アップカウンタを適用しても
同様な動作を実現できる。
をキャリーアウトで行っているが、ある計数値に達した
ことをデコードしても同様な動作を実現できる。ところ
で、図３乃至図５においてはダウンカウンタを適用した
場合について説明したが、アップカウンタを適用しても
同様な動作を実現できる。
【００２８】図６は、本発明の第二の実施例で、アップ
カウンタを適用した場合を示している。図６において、
１ａは処理回路である。２１はフリップフロップでエッ
ジ検出回路を構成する。３１、３２はフリップフロッ
プ、３３は論理積回路、３４は論理和回路、３５、３６
は正電源、３７は否定回路で、３１乃至３７によってク
ロック制御回路を構成する。４１はダウンカウンタ、４
２は否定回路、４３は論理積回路で、４１乃至４３によ
ってダウンカウントタイマーを構成する。５１はフリッ
プフロップ、５２は否定回路で、５１と５２でタイムア
ウト信号送出回路を構成する。
カウンタを適用した場合を示している。図６において、
１ａは処理回路である。２１はフリップフロップでエッ
ジ検出回路を構成する。３１、３２はフリップフロッ
プ、３３は論理積回路、３４は論理和回路、３５、３６
は正電源、３７は否定回路で、３１乃至３７によってク
ロック制御回路を構成する。４１はダウンカウンタ、４
２は否定回路、４３は論理積回路で、４１乃至４３によ
ってダウンカウントタイマーを構成する。５１はフリッ
プフロップ、５２は否定回路で、５１と５２でタイムア
ウト信号送出回路を構成する。
【００２９】図７は、図６の構成のタイムチャートで、
９、Ａ、Ｂ、・・とカウントアップしている時に３カウ
ントのタイマー値を新たに設定する必要が生じた場合を
例に示している。この時、処理回路ではＦ−３＋１＝Ｄ
を計算する。ここで、Ｆは最大カウント値である。そし
て、現在の計数値Ｂと比較して、大きいＤを設定する。
又、現在の計数値Ｂと計算結果のＤより、Ｆ−│Ｂ−Ｄ
│＋１＝Ｅを求める。
９、Ａ、Ｂ、・・とカウントアップしている時に３カウ
ントのタイマー値を新たに設定する必要が生じた場合を
例に示している。この時、処理回路ではＦ−３＋１＝Ｄ
を計算する。ここで、Ｆは最大カウント値である。そし
て、現在の計数値Ｂと比較して、大きいＤを設定する。
又、現在の計数値Ｂと計算結果のＤより、Ｆ−│Ｂ−Ｄ
│＋１＝Ｅを求める。
【００３０】アップカウンタがカウントアップしてＦに
なった時にアップカウンタ４１ａからキャリーアウトが
出力され、フリップフロップ５１からタイムアウト信号
が出力される。処理回路１ａはこのタイムアウト信号を
受けると、先に計算してあるＥをアップカウンタに設定
する。アップカウンタがカウントアップしてＦに達した
時に再びタイムアウト信号が出力される。この計数結果
をトータル的に見ると、前のタイムアウトはＤを設定し
たあとの３カウントのタイムアウトであり、後のタイム
アウトは最初から行われていたカウントのタイムアウト
であることが判る。即ち、アップカウンタを適用した場
合にも、複数の計数を同時に行うタイマー回路が実現さ
れている。
なった時にアップカウンタ４１ａからキャリーアウトが
出力され、フリップフロップ５１からタイムアウト信号
が出力される。処理回路１ａはこのタイムアウト信号を
受けると、先に計算してあるＥをアップカウンタに設定
する。アップカウンタがカウントアップしてＦに達した
時に再びタイムアウト信号が出力される。この計数結果
をトータル的に見ると、前のタイムアウトはＤを設定し
たあとの３カウントのタイムアウトであり、後のタイム
アウトは最初から行われていたカウントのタイムアウト
であることが判る。即ち、アップカウンタを適用した場
合にも、複数の計数を同時に行うタイマー回路が実現さ
れている。
【００３１】
【発明の効果】以上説明した如く、本発明により、単一
のタイマーにより複数の計数を同時に行うことが可能に
なり、ＬＳＩの設計において必要なタイマー数を減少さ
せること、及び、設計途上やシステムの運用後の仕様変
更に対しても柔軟に対処することが可能になる。
のタイマーにより複数の計数を同時に行うことが可能に
なり、ＬＳＩの設計において必要なタイマー数を減少さ
せること、及び、設計途上やシステムの運用後の仕様変
更に対しても柔軟に対処することが可能になる。
【００３２】しかも、タイマー回路はダウンカウンタに
っても、アップカウンタによっても構成することがで
き、ＬＳＩの設計に柔軟性を持たせることができる。
っても、アップカウンタによっても構成することがで
き、ＬＳＩの設計に柔軟性を持たせることができる。
【図１】 本発明の原理。
【図２】 図１の構成のフローチャート。
【図３】 本発明の実施例。
【図４】 図３の構成のタイムチャート（その１）。
【図５】 図３の構成のタイムチャート（その２）。
【図６】 本発明の第二の実施例。
【図７】 図３の構成のタイムチャート。
【図８】 従来のタイマー回路。
【図９】 従来のタイマー回路のタイムチャート。
１ 処理回路 ２ エッジ検出回路 ３ クロック制御回路 ４ タイマー ５ タイムアウト信号送出回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G04F 3/00 301
Claims (3)
- 【請求項１】 クロックと、エッジ検出許可信号と、ロ
ード許可信号並びにロード信号、及びカウントの初期値
をタイマーを構成するカウンタに設定してカウントを行
なわせ、該カウントの途中で異なるカウントの初期値を
該カウンタに設定する処理回路と、該 エッジ検出許可信号をうけてクロックの立ち上がりを
検出するエッジ検出回路と、 前記処理回路が設定した設定値からカウントして、キャ
リーアウトを出力するタイマーと、該 キャリーアウトを受けてタイムアウト信号を出力する
タイムアウト信号送出回路と、該 タイムアウト信号により該カウンタへのクロックを停
止し、前記処理回路からのロード信号により該カウンタ
へのクロック送出を開始するクロック制御回路とを備え
たことを特徴とするタイマー回路。 - 【請求項２】 請求項１記載のタイマー回路であって、上記 タイマーとして、ダウンカウンタを適用し、該 タイマー動作中に異なるタイマー値で計数する場合
に、初期値の 設定を必要とするタイミングにおける該ダウン
カウンタの計数値と、新たなタイマー値とを比較して、
常に小さい値を該ダウンカウンタに設定し、 該設定に伴う計数がタイムアウトした時に、該設定を必
要とするタイミングにおける該ダウンカウンタの計数値
と新たなタイマー値の差の絶対値から１を減じた値を該
ダウンカウンタに設定する処理回路を適用したことを特
徴とするタイマー回路。 - 【請求項３】 請求項１記載のタイマー回路であって、上記 タイマーとして、アップカウンタを適用し、 該タイマー動作中に異なるタイマー値で計数する場合
に、 最大計数値から新たなタイマー値を減じた値に１を加え
た値と、初期値の設定を必要とするタイミングにおける
該アップカウンタの計数値を比較して、常に大きい値を
該アップカウンタに設定し、 該設定に伴う計数がタイムアウトした時に、該最大計数
値から該設定を必要とするタイミングにおける該アップ
カウンタの計数値と新たなタイマー値の差の絶対値を減
じた値に１を加えた値を該アップカウンタに設定する処
理回路を適用したことを特徴とするタイマー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32041193A JP3166458B2 (ja) | 1993-12-20 | 1993-12-20 | タイマー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32041193A JP3166458B2 (ja) | 1993-12-20 | 1993-12-20 | タイマー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07174871A JPH07174871A (ja) | 1995-07-14 |
| JP3166458B2 true JP3166458B2 (ja) | 2001-05-14 |
Family
ID=18121160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32041193A Expired - Fee Related JP3166458B2 (ja) | 1993-12-20 | 1993-12-20 | タイマー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166458B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10425268B2 (en) * | 2015-06-23 | 2019-09-24 | Microchip Technology Incorporated | UART with line activity detector |
-
1993
- 1993-12-20 JP JP32041193A patent/JP3166458B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07174871A (ja) | 1995-07-14 |
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