JP3552114B2

JP3552114B2 - キャッシュ・メモリ及び主記憶装置を更新する方法と装置及びコンピュータシステム

Info

Publication number: JP3552114B2
Application number: JP31932692A
Authority: JP
Inventors: マーク・ヤング
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1991-11-04
Filing date: 1992-11-04
Publication date: 2004-08-11
Anticipated expiration: 2019-08-11
Also published as: EP0541319A1; DE69219433D1; US5933844A; KR100285533B1; JPH05257804A; EP0541319B1; DE69219433T2; KR930010733A

Description

【０００１】
【産業上の利用分野】
本発明はキャッシュ・メモリ・システムの分野に関する。本発明は特に記憶装置を共用するプログラム用の別名アドレスを支援し、且つキャッシュ及び主記憶装置を更新するために書き込み割り付けを有さないライト・スルーを利用した仮想キャッシュ・メモリ・システムにおけるキャッシュ・フラッシュを低減する方法に関する。
【０００２】
【従来の技術】
キャッシュ及び主記憶装置を更新するために書き込み割り付けを有さないライト・スルーを利用したキャッシュ・メモリ・システムでは、データはキャッシュ・メモリのキャッシュ・ラインと、主記憶装置の対応する記憶ブロックとに同時にディスパッチされる。しかし、書き込みキャッシュ・ヒットがある場合だけはデータはキャッシュ・ラインに書き込まれる。別の方法としては、記憶ブロックをキャッシュ・ライン内に装填し、次にそれが書き込みキャッシュ・ヒットであるかのように想定してキャッシュ・ラインを更新するライト・スルーがある。
【０００３】
更に、対応する記憶ブロックへのデータの書き込みは代表的にはキャッシュ・メモリのキャッシュ・ラインへのデータの書き込みよりも非常に長い。主記憶装置へのデータの書き込みの完了を待機中、中央処理装置（ＣＰＵ）は機能を停止する。書き込み停止を軽減する一つのアプローチは主記憶装置に書き込むための書き込みバッファを利用することによって、データがキャッシュ・メモリに書き込まれた後、ＣＰＵを継続できるようにすることである。
【０００４】
仮想キャッシュ・メモリ・システムでは、物理的アドレスの代わりに、仮想アドレス（プラスその他の情報）に準拠してキャッシュ・ヒット／ミスが決定される。代表的には、主記憶装置をアクセスするために仮想アドレスは記憶域管理装置によって物理的アドレスへと変換される。物理的な１ページ以上のサイズを有するキャッシュ・メモリ・システムの場合、２つ、又はそれ以上の仮想アドレスを同じ物理的アドレスに変換できる。言い換えると、同じ物理的アドレスからのデータは２つ、又はそれ以上の別個のライン内にキャッシュされる。
【０００５】
２つ、又はそれ以上の仮想アドレスへとマップされる物理的アドレスを有するこの特性は、物理的アドレスの内容が２つ、又はそれ以上のキャッシュ・ラインへとキャッシュされることを除けば、共通の記憶装置を共用したいプログラムを実行するために実際に望ましいものである。共通の記憶装置を共用する各々のプログラムは共通の記憶装置用の独自の仮想アドレスを有し、これは一般に別名アドレス指定と呼ばれる。しかし、物理的アドレスの内容が２つ、又はそれ以上のキャッシュ・ライン内にキャッシュされるという事実は、データの整合性の問題を生ずる。何故ならば、キャッシュ・ラインの一つの内容が書き込みキャッシュ・ヒット内で更新されると、キャッシュ・ライン内の内容は同期から外れることがあるからである。別名アドレス指定におけるデータの整合性の問題に対する一つのアプローチは、仮想アドレスを同じキャッシュ記憶位置内に強制的にキャッシュさせる技術である。同じキャッシュ記憶位置へと強制できない仮想アドレスの場合は、それらの物理的記憶ページには「キャッシュ禁止」のマークを付すことによって、データの整合性の問題が一気に回避される。
【０００６】
キャッシュ及び主記憶装置を更新するために書き込み割り付けを有さないライト・スルーを利用した仮想キャッシュ・メモリ・システムでは、別名アドレス指定におけるデータの整合性の問題は、データは書き込みキャッシュ・ミスで共通のキャッシュ記憶位置の周囲の物理的記憶位置へと直接書き込むことができるので、依然として完全には処理されない。データの整合性を確保するため、キャッシュ・ラインは書き込みキャッシュ・ミスでフラッシュされる。すなわち、キャッシュ・ラインの内容は書き込みキャッシュ・ミスで無効になる。代表的には、キャッシュ・ラインのフラッシングが「キャッシュ禁止」の物理的記憶ページの物理的アドレスへとマップする仮想アドレスには不要であるが、ほとんどのプログラムが共通の記憶装置を共用していない場合でも、キャッシュ・ラインは無条件にフラッシュされる。ハードウェアがＣＰＵからのどの仮想アドレスを別名アドレスにするかを決定することは極めて困難であるので、ラインのフラッシングは好ましい方法である。従って、基本的な規則は全ての仮想アドレスが別名アドレスであると想定し、無条件にフラッシュすることである。
【０００７】
無効となったキャッシュ・ラインの内容は後に主記憶装置から再取出しされることになるので、キャッシュのフラッシングはコスト高である。「キャッシュ禁止」の物理的アドレスにマップする仮想アドレスにはフラッシングは不要であるので、無条件のフラッシングは特に無駄であるものの、これらの仮想アドレスの結果、常に書き込みキャッシュ・ミスを生ずるので、これらの不要なフラッシングは常に実行される。記憶装置を共用するプログラム用の別名アドレス指定を支援する代表的なコンピュータ・システムでは、「キャッシュ禁止」のマークを付した多くの物理的アドレスがある。例えば、ピックスマップされたビデオ・ディスプレー及びディスプレー・アダプタの双方又は一方を有する前記コンピュータ・システムのフレーム・バッファ用に割当てられた記憶装置には一般に「キャッシュ禁止」のマークが付されている。フレーム・バッファへの全ての書き込みによって書き込みキャッシュ・ミスが生ずるので、プロセッサにより実行される全てのスクリーンのスクロールによって不要なフラッシングが実行される。
【０００８】
経験上、特に仮想キャッシュ・メモリ・システムが直接マップされ、又は低いセット連想性でマップされる場合は、過剰なフラッシングは前記のようなコンピュータ・システムの性能を劇的に損なうことが判明している。従って、記憶装置を共用するプログラム用の別名アドレス指定を支援し、且つキャッシュ及び主記憶装置を更新するために書き込み割り付けを有さないライト・スルーを利用した仮想キャッシュ・メモリ・システムでキャッシュ・書き込みミスが生じた場合に条件付きでキャッシュ・ラインのフラッシングが実行されることが望ましい。
【０００９】
仮想キャッシュ・メモリ・システムと、書き込み割り付けを有さないライト・スルーに関するより詳細な説明は、Ｊ．Ｌ．ヘネシィ、Ｄ．Ａ．パターソン著「コンピュータ体系、定量的アプローチ」（モーガン・カウフマン出版Ｉｎｃ．１９９０年刊、４０８−４４９ページ）を参照されたい。別名アドレス指定の更に詳細な説明は、１９８７年１０月１０日に出願の米国特許出願連続番号第０７／１０４，６３５号、及び１９９０年７月１６日出願の継続出願連続番号第０７／５５４，１８６号を参照されたい。
【００１０】
【発明が解決しようとする課題】
従って本発明の課題は記憶装置を共用するプログラム用の別名アドレス指定を支援し、且つキャッシュ及び主記憶装置を更新するために書き込み割り付けを有さないライト・スルーを利用した仮想キャッシュ・メモリ・システムの性能を向上させることである。
【００１１】
本発明の課題は記憶装置を共用するプログラム用の別名アドレス指定を支援し、且つキャッシュ及び主記憶装置を更新するために書き込み割り付けを有さないライト・スルーを利用した仮想キャッシュ・メモリ・システムにおいてキャッシュ・フラッシングを低減することである。
【００１２】
【課題を解決するための手段】
本発明に従って、上記の課題及びその他の課題は、キャッシュ・メモリ用の仮想アドレス指定を支援するキャッシュ制御装置と、更新用の書き込み割り付けを有さないライト・スルーと、記憶装置を共用したプログラム用の別名アドレス指定と、キャッシュされない物理的記憶ページで書き込みキャッシュ・ミスが生じた場合のキャッシュ・ラインのフラッシングのスキップの機能とを備えた改良されたキャッシュ制御装置を提供することによって達成される。好ましい実施例では、物理的記憶ページはキャッシュ制御装置の記憶域管理装置内に「キャッシュ禁止」のマークが付される。キャッシュ制御論理が書き込みキャッシュ・ミスを検出すると、この論理は記憶域管理装置を点検して、「キャッシュ禁止」のマークが付された物理的記憶ページでキャッシュ・ミスが生じたかどうかが判定される。物理的記憶ページに上記のマークが付されている場合、キャッシュ制御論理はキャッシュ・ラインのフラッシングをスキップすることによって、不要なフラッシングを低減し、キャッシュ・メモリ・システムの性能を向上させる。
【００１３】
【実施例】
記憶装置を共用するプログラム用の別名アドレス指定を支援し、且つキャッシュ及び主記憶装置を更新するために書き込み割り付けを有さないライト・スルーを利用した、キャッシュ・フラッシュを低減した改良された仮想キャッシュ・メモリ・システムが開示される。説明目的の下記の記述では、本発明を完全に理解するために特定の数値、材料及び構造を記載する。しかし、本発明は特定の細目がなくても実施できることが専門家には理解されよう。別の例では、本発明を不要に不明確にしないために、公知のシステムは図表又は構成図で図示する。
【００１４】
ここで図１を参照すると、本発明の教示を実施したコンピュータ・システムを示した構成図が示されている。図１に示すように、コンピュータ・システム１０は中央処理装置（ＣＰＵ）１２と、本発明のキャッシュ・メモリ制御装置１４と、キャッシュ・メモリ１６と、主記憶装置１８とから構成されている。ＣＰＵ１２は仮想アドレスバス２２とデータバス２４とを介して本発明のキャッシュ・メモリ制御装置１４と、キャッシュ・メモリ１６とに連結されている。更に、ＣＰＵ１２は書き込みバッファ２０と、多重化されたデータ及びアドレスバス２６とを介して主記憶装置１８に連結され、本発明のキャッシュ・メモリ制御装置１４は多重化されたデータ及びアドレスバス２６を介して主記憶装置１８に連結されている。
【００１５】
キャッシュ・メモリ１６は仮想アドレス指定される。すなわち、キャッシュ・ヒット／ミスは物理的アドレスでなく仮想アドレスに準拠して決定される。主記憶装置１８はキャッシュ・メモリ１６内に直接マップされるか、又は完全連想性の態様、又はセット連想性の態様でマップされる。しかし、同じ物理的アドレスに対応する別名仮想アドレスはキャッシュの同じ領域に指標付けされるか、又はキャッシュ・メモリにマップされない。
【００１６】
ＣＰＵ１２は書き込み割り付けアプローチがないライト・スルーを用いてキャッシュ・メモリ１６と、主記憶装置１８とを更新する。すなわち、データはＣＰＵ１２からキャッシュ・メモリ１６と、主記憶装置１８とに同時にディスパッチされ、書き込みキャッシュ・ヒットがある場合は、ディスパッチされたデータはキャッシュ・メモリ１６のキャッシュ・ラインへとキャッシュされる。言い換えると、記憶ブロックは主記憶装置からキャッシュ・ライン内に取り出されず、次に、書き込みキャッシュ・ミスが生じた場合、それが書き込みキャッシュ・ヒットであるかのように想定してキャッシュ・ラインが更新される。
【００１７】
ＣＰＵ１２と、キャッシュ・メモリ１６と、主記憶装置１８と、書き込みバッファ２０と、仮想アドレスバス２２と、データバス２４と、多重化されたデータ及びアドレスバス２６とは、キャッシュ及び主記憶装置を更新するために書き込み割り付けを有さないライト・スルーを利用した仮想キャッシュ・メモリを有するほとんどのコンピュータ・システムに装備された広く公知のＣＰＵ、キャッシュ・メモリ、主記憶装置、書き込みバッファ、仮想アドレスバス、データバス及び、多重化されたデータ及びアドレスバスを表すことを意図するものである。このようなコンピュータ・システムの例にはカリフォルニア州、マウンテン．ビューのサン．マイクロシステム社製のＳｐａｒｃｓｔａｔｉｏｎ^TM・コンピュータ・システムがある。（Ｓｐａｒｃｓｔａｔｉｏｎはサン．マイクロシステム社の登録商標である。）
【００１８】
更に、ＣＰＵ１２と、本発明のキャッシュ・メモリ制御装置１４と、キャッシュ・メモリ１６と、主記憶装置１８とは図１に示した実施例以外の他の多様な公知の態様で連結することができる。
【００１９】
さて、図２を参照すると、本発明のキャッシュ・メモリ制御装置の現在の好ましい実施態様の構成図が示されている。本発明のキャッシュ・メモリ制御装置１４の現在の好ましい実施態様は、キャッシュ制御論理２８と、キャッシュ標識アレイ３０と、記憶域管理装置３２と、別名制御論理３４とから構成されている。キャッシュ制御論理２８はキャッシュ標識アレイ３０と、記憶域管理装置３２と、別名制御論理３４とに連結されている。
【００２０】
キャッシュ標識アレイ３０はキャッシュ・メモリ１６のキャッシュ・ラインに対応する複数個のキャッシュ標識から成っている。各々のキャッシュ標識はキャッシュ・メモリ１６のキャッシュ・ライン内に現在キャッシュされている主記憶装置１８の記憶ブロックを識別する切捨てられた仮想アドレスと、キャッシュ・ライン内に現在キャッシュされているデータが妥当であるかどうかを示す妥当性ビットとから成っている。キャッシュ標識アレイ３０は任意の公知の態様で実施することができる。
【００２１】
記憶域管理装置３２は仮想アドレスを物理的アドレスにマップするための回路から成っている。更に、記憶域管理装置３２は主記憶装置１８の物理的記憶ページを記述する複数個の物理的記憶ページ記述子ブロックを有する物理的記憶ページ・テーブルを備えている。詳細に述べると、各々の物理的記憶ページ記述子ブロックは、コンピュータ・システム上で支援されている別名アドレス指定に起因して物理的記憶ページがキャッシュ不能である場合にセットされる「キャッシュ禁止」ビットから成っている。記憶域管理装置３２は多様な公知の態様で実施することができ、記憶域管理装置３２の実施態様の更に詳細な説明は１９８７年１０月２日に出願の米国特許出願連続番号第０７／１０４，６３５号、及び１９９０年７月１６日出願の継続出願連続番号第０７／５５４，１８６号を参照されたい。
【００２２】
別名制御論理３４は、ＣＰＵ１２がキャッシュ・メモリ１６から読み出すことを試みた場合に別名アドレスを検出するための回路から成っている。別名制御論理３４は多様な公知の態様で実施することができ、別名制御論理の更に詳細な説明は記憶域管理装置に関する参考文献を参照されたい。
【００２３】
キャッシュ制御論理２８はキャッシュ・メモリ制御装置１４の動作を制御する回路から成っている。更新用の書き込み割り付けアプローチがないライトスルーを用いた仮想キャッシュ・メモリを有するコンピュータ・システムの大部分に装備されているキャッシュ制御装置によって実行される基本機能と同様の、キャッシュ制御装置１４によって実行される基本機能のために、キャッシュ制御論理２８は上記のコンピュータ・システムで採用されている任意の公知の態様で実施することができる。キャッシュ・メモリ１６を更新するためのキャッシュ制御論理の制御の流れ図が図３に示されている。
【００２４】
図３に示すように、キャッシュ制御論理はブロック４２でＣＰＵから書き込み信号と仮想アドレスを受理する。キャッシュ制御論理はブロック４４で、キャッシュ記憶標識を用いて、仮想アドレスの結果、書き込みキャッシュ・ヒットが生じたかどうかを判定する。仮想アドレスの結果、書き込みキャッシュ・ヒットが生じた場合は、キャッシュ制御論理はブロック４６でキャッシュ・メモリがＣＰＵからデータ・バイトを受理するように命令する制御信号をキャッシュ・メモリに供給し、且つ仮想アドレスによって識別されたキャッシュ・ライン内にデータ・バイトを記憶する。ＣＰＵからの書き込み信号と初期アドレスがキャッシュ・メモリ制御装置へとディスパッチされた後、データ・バイトはＣＰＵからキャッシュ・メモリへとディスパッチされる。
【００２５】
更に、キャッシュ制御論理はブロック４８で記憶域管理装置を用いて物理的アドレスへと仮想アドレスをマップする。次にキャッシュ制御論理は主記憶装置に対して、ＣＰＵからのデータ・バイトを受理するように命令する物理的アドレスと制御信号を主記憶装置に供給し、且つ物理的アドレスによって識別された記憶場所にデータ・バイトを記憶する。ＣＰＵからキャッシュ・メモリへのディスパッチと同時にデータ・バイトはＣＰＵから主記憶装置へとディスパッチされる。
【００２６】
仮想アドレスの結果、書き込みキャッシュ・ミスを生じた場合は、キャッシュ制御論理は、ブロック５２で記憶域管理装置を利用して初期アドレスを物理的アドレスへとマップし、次にキャッシュ制御論理はブロック５４で記憶域管理装置を利用して、対応する物理的アドレスがキャッシュ不能のマークが付された物理的記憶ページ内の記憶場所を識別するかどうかを判定する。対応する物理的アドレスがキャッシュ不能のマークが付されていない物理的記憶ページ内の記憶場所を識別する場合は、キャッシュ制御論理はブロック５６でキャッシュ・ラインをフラッシュし、そうではない場合は、キャッシュ制御論理はキャッシュ・ラインのフラッシングをスキップすることによって、キャッシュされない記憶場所用の不要なフラッシングを回避する。キャッシュ制御論理はキャッシュ・ライン用のキャッシュ標識内の妥当なビットをアンセットすることによってキャッシュ・ラインをフラッシュし、それによってキャッシュ・ライン内に現在キャッシュされているデータ内容を無効にする。書き込みキャッシュ・ミスを生じた書き込み動作はＣＰＵを継続動作させる前に、正規のアクセス許可に関してチェックされなければならず、記憶域管理装置が点検されるので、性能を損なわずに不要なフラッシュを回避することができる。
【００２７】
更に、キャッシュ・ラインがフラッシュされたかどうかに関わりなく、キャッシュ制御論理はブロック５８で主記憶装置がＣＰＵからのデータ・バイトを受理するように命令する物理的アドレスと制御信号を主記憶装置に供給し、物理的アドレスによって識別された記憶場所にデータ・バイトを記憶する。前述したように、ＣＰＵからキャッシュ・メモリへのディスパッチと同時にデータ・バイトはＣＰＵから主記憶装置へとディスパッチされる。
【００２８】
これまで本発明を現在の好ましい実施例に関して説明してきたが、本発明は前述の実施例に限定されないことが専門家には理解されよう。本発明の方法と装置は添付の請求項の趣旨と範囲内で修正及び変更して実施することができる。従ってこれまでの記述は本発明を限定するものではなく、例示するものである。
【００２９】
【発明の効果】
物理的記憶ページに「キャッシュ禁止」のマークが付されている場合、キャッシュ制御論理がキャッシュ・ラインのフラッシングをスキップすることによって、不要なフラッシングが低減し、キャッシュ・メモリ・システムの性能が向上する。
【図面の簡単な説明】
【図１】本発明の教示を実施したコンピュータ・システムである。
【図２】本発明のキャッシュ・メモリ制御装置である。
【図３】本発明のキャッシュ・メモリ制御装置のキャッシュ制御論理の制御の流れ図である。
【符号の説明】
１２中央処理装置（ＣＰＵ）１４キャッシュ・メモリ制御装置
１６キャッシュ・メモリ１８主記憶装置
２０書き込みバッファ２２仮想アドレスバス
２４データバス２６アドレスバス
２８キャッシュ制御論理３０キャッシュ標識アレイ
３２記憶域管理装置３４別名制御論理

Claims

キャッシュ・メモリと主記憶装置とに連結され、複数の処理手順を実行する中央処理装置（ＣＰＵ）を備え、キャッシュ・ヒット／ミスが仮想アドレスに準拠し、前記仮想アドレスの一部が相互に別名アドレスであるコンピュータ・システムにおける前記ＣＰＵがキャッシュ・フラッシングを低減するように前記キャッシュ・メモリ及び主記憶装置を更新する方法において、
前記キャッシュ・メモリが前記ＣＰＵから書き込み信号と仮想アドレスを受理する段階と、
前記キャッシュ・メモリにおいて、前記仮想アドレスに準拠して書き込みキャッシュ・ヒットと書き込みキャッシュ・ミスとのいずれが生じたかを判定し、かつ前記主記憶装置の記憶ブロックの記憶位置として識別された物理アドレスにその仮想アドレスをマッピングする段階と、
もし前記仮想アドレスが前記書き込みキャッシュ・ヒットであれば、前記キャッシュ・メモリによって、内部のキャッシュ・メモリ・データ・アレイが前記ＣＰＵからデータ・バイトを受理することを命令する第１制御信号をそのキャッシュ・メモリ・データ・アレイに提供する段階であって、前記データ・バイトは、前記ＣＰＵによって前記キャッシュ・メモリにディスパッチされ、かつ前記キャッシュ・メモリによる受理に応じてキャッシュ・ラインにキャッシュされ、そのキャッシュラインは前記仮想アドレスによって識別され、かつ前記記憶ブロックに対応している、前記第１制御信号を提供する段階と、
前記主記憶装置に前記データ・バイトを受理することを命令する第２制御信号と前記物理アドレスとを前記キャッシュ・メモリから主記憶装置に提供し、ＣＰＵから前記主記憶装置にディスパッチされる前記データ・バイトを前記記憶位置に格納する段階と、
前記物理アドレスによって識別された前記主記憶装置の記憶位置が前記主記憶装置のキャッシュ不能な記憶ブロックのキャッシュ不能な記憶位置であるかどうかを判定する段階であって、そのキャッシュ不能の結果が前記キャッシュ・ヒット又はキャッシュ・ミスの判定の後に利用可能であって、前記仮想アドレスが前記書き込みキャッシュ・ミスになり、かつ前記記憶位置がキャッシュ不能な記憶位置でないとき、前記仮想アドレスの別名アドレスを検出することなく、前記記憶ブロックをキャッシュするキャッシュ・ラインをフラッシュすることを特徴とする判定する段階と、
を有し、前記キャッシュ・ラインがキャッシュ可能な記憶ブロックに対応するときのみそのキャッシュ・ラインをフラッシュさせ、不必要なキャッシュ・フラッシュを減少させることを特徴とする方法。
キャッシュ・メモリと主記憶装置とに連結され、複数の処理手順を実行する中央処理装置（ＣＰＵ）を備え、キャッシュ・ヒット／ミスが仮想アドレスに準拠し、前記仮想アドレスの一部が相互に別名アドレスであるコンピュータ・システムにおける前記ＣＰＵがキャッシュ・フラッシングを低減するように前記キャッシュ・メモリ及び主記憶装置を更新するキャッシュ・メモリ制御装置において、
前記キャッシュ・メモリの複数のキャッシュ・ラインに現在キャッシュされている前記主記憶装置の複数の記憶ブロックを識別する複数のキャッシュ標識を格納するキャッシュ標識アレイと、
前記主記憶装置の記憶ブロックの記憶位置として識別された物理アドレスに仮想アドレスをマッピングし、前記主記憶装置のキャッシュ不能記憶ブロックを含むキャッシュ不能物理記憶ページを探す記憶管理装置と、
前記ＣＰＵ、前記キャッシュ標識アレイ、前記記憶管理装置に接続されたキャッシュ制御論理であって、前記ＣＰＵから書込み信号と仮想アドレスとを受信すること、その仮想アドレスに基づいてかつキャッシュ標識アレイを用いて仮想アドレスが書込みキャッシュ・ヒットか書込みキャッシュ・ミスのいずれかになるかを判定すること、前記記憶管理装置を用いて前記主記憶装置の記憶位置を識別する物理アドレスに前記仮想アドレスをマッピングすること、前記仮想アドレスが書き込みキャッシュ・ヒットとなった場合に、ＣＰＵからデータ・バイトを受け取り、同時にそれを前記ＣＰＵが主記憶装置と前記キャッシュ・メモリとにディスパッチし、仮想アドレスによって識別されかつ前記記憶ブロックに対応しているキャッシュ・メモリのキャッシュ・ラインにそのデータ・バイトがキャッシュされるように、前記キャッシュ・メモリに命令する第１制御信号を前記キャッシュ・メモリに供給すること、前記主記憶装置がＣＰＵから前記データ・バイトを受け取り、そのデータ・バイトを前記記憶位置に格納するように命令する第２制御信号と物理アドレスとを前記主記憶装置に供給すること、前記物理アドレスによって識別された前記記憶位置がキャッシュ不能記憶位置であるかどうかを前記記憶管理装置を用いて判定することとを実施し、キャッシュ不能の判定の結果を前記キャッシュ・ヒット／ミスの判定の結果の後に利用可能とするキャッシュ制御論理とを備え、
前記仮想アドレスが前記書き込みキャッシュ・ミスになり、かつ前記記憶位置がキャッシュ不能な記憶位置でないとき、前記仮想アドレスの別名アドレスを検出することなく、前記記憶ブロックをキャッシュするキャッシュ・ラインをフラッシュする手段を前記キャッシュ制御論理が有することを特徴とするキャッシュ・メモリ制御装置。