JPS60134949A - ストレ−ジキ−制御方式 - Google Patents
ストレ−ジキ−制御方式Info
- Publication number
- JPS60134949A JPS60134949A JP58241948A JP24194883A JPS60134949A JP S60134949 A JPS60134949 A JP S60134949A JP 58241948 A JP58241948 A JP 58241948A JP 24194883 A JP24194883 A JP 24194883A JP S60134949 A JPS60134949 A JP S60134949A
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- JP
- Japan
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- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ページ単位に分割した主記憶装置を持った計
算機の記憶制御に係り、特にストレージキーのスループ
ットを確保するのに好適なストレージ制御方式に関する
。
算機の記憶制御に係り、特にストレージキーのスループ
ットを確保するのに好適なストレージ制御方式に関する
。
従来のストレージキー制御部ではストレージキーのアク
セスキ一部（ＡＣ３部）と参照・変更ビット部（Ｒ，Ｃ
部）は一括制御されていたので、Ａ’ＣＣｉ単独処理と
８６部単独処理の要求が同時に来た場合でも一方しか処
理できないという欠点があった。また、単に高スルーブ
ツトを確保するためには、例えばマシンサイクルの半分
のピッチでストレージキー制御を行なう方法も考えられ
るが、このためには超高速なメモリ素子をストレージキ
ーに使用する必要があり高価なストレージキーとなって
しまう。
セスキ一部（ＡＣ３部）と参照・変更ビット部（Ｒ，Ｃ
部）は一括制御されていたので、Ａ’ＣＣｉ単独処理と
８６部単独処理の要求が同時に来た場合でも一方しか処
理できないという欠点があった。また、単に高スルーブ
ツトを確保するためには、例えばマシンサイクルの半分
のピッチでストレージキー制御を行なう方法も考えられ
るが、このためには超高速なメモリ素子をストレージキ
ーに使用する必要があり高価なストレージキーとなって
しまう。
本発明の目的は、ストレージキーに対する複数の処理要
求を高速に処理するストレージキー制御方式を提供する
ことにある。
求を高速に処理するストレージキー制御方式を提供する
ことにある。
本発明はＡＣ３部と几Ｃ部の記憶手段を独立。
し、両者の読出し・書込み制御を独立に行う。
以下、本発明の一実施例を第１図〜第３図により説明す
る。
る。
第１図はストレージキーの１つのエントリの構成を示し
たものである。ストレージキーはＡＣＣ（４ビツト）、
Ｆ、Ｒ，Ｃ（各１ビツト）の計７ビツトで構成されてい
る。ＡＣＣ，Ｆは主記憶保護のためのビットであり、ま
とめてＡＣＣ部と呼ぶことに′ｆろ。Ｒ，Ｃ部は主記憶
の利用状況を知るための参照、変更ピントであるｇ・こ
れら、ＡＣＣ部と几Ｃ部は、第３図のＡＣＣ部３６１、
ＲＣ部３６２に示されるように、物理的に分割されて記
憶するよう配置する。
たものである。ストレージキーはＡＣＣ（４ビツト）、
Ｆ、Ｒ，Ｃ（各１ビツト）の計７ビツトで構成されてい
る。ＡＣＣ，Ｆは主記憶保護のためのビットであり、ま
とめてＡＣＣ部と呼ぶことに′ｆろ。Ｒ，Ｃ部は主記憶
の利用状況を知るための参照、変更ピントであるｇ・こ
れら、ＡＣＣ部と几Ｃ部は、第３図のＡＣＣ部３６１、
ＲＣ部３６２に示されるように、物理的に分割されて記
憶するよう配置する。
第２図は本発明のストレージキー制御部の位置づけ火表
わした記憶制ａｉ１部周辺のブロック図である。１０１
はチャネル（以下ＣＨと略１−）、１０２．１０３は独
立に動いている２つの命令実行制御部（以下ＣＰＵと略
す）である。記憶制御部２の記憶制御部要求受付部２０
１は、ＣＨｌ ０１ 、ＣＰＵ１０２、ＣＰＵ１０３か
らの要求をスタックし、ストレージキー制御部３への要
求２１１．２１２．２１３ と主記憶制御部４への要求
２１４に分離し、記憶制御部全体のリクエストの管理を
行なう。
わした記憶制ａｉ１部周辺のブロック図である。１０１
はチャネル（以下ＣＨと略１−）、１０２．１０３は独
立に動いている２つの命令実行制御部（以下ＣＰＵと略
す）である。記憶制御部２の記憶制御部要求受付部２０
１は、ＣＨｌ ０１ 、ＣＰＵ１０２、ＣＰＵ１０３か
らの要求をスタックし、ストレージキー制御部３への要
求２１１．２１２．２１３ と主記憶制御部４への要求
２１４に分離し、記憶制御部全体のリクエストの管理を
行なう。
次に第６図を用いてストレージキー制御部の動作を説明
する。記憶制御部要求受付部２０１でストレージキー制
御部へ振り分けられる要求は、記憶保護動作を指示する
ＡＣＣ部のみへの要求２１１．ＫＥＹ命令動作を指示す
るＡＣＣ部とＲＣ部両方への要求２１２、参照・変更ビ
ットの記録動作を指示するｌ（、Ｃ部のみへの要求２１
６として、それぞれＡＣＣ部へのリクエストスタック５
１１、ＡＣＣ部、Ｉ（、Ｃ部双方へのリクエストスタッ
ク３１２．８０部へのリクエストスタック６１６に分け
てスタックされる。これらリクエストスタックからの要
求信号は、さらに優先順位制御部３０２へ入力される。
する。記憶制御部要求受付部２０１でストレージキー制
御部へ振り分けられる要求は、記憶保護動作を指示する
ＡＣＣ部のみへの要求２１１．ＫＥＹ命令動作を指示す
るＡＣＣ部とＲＣ部両方への要求２１２、参照・変更ビ
ットの記録動作を指示するｌ（、Ｃ部のみへの要求２１
６として、それぞれＡＣＣ部へのリクエストスタック５
１１、ＡＣＣ部、Ｉ（、Ｃ部双方へのリクエストスタッ
ク３１２．８０部へのリクエストスタック６１６に分け
てスタックされる。これらリクエストスタックからの要
求信号は、さらに優先順位制御部３０２へ入力される。
優先順位制御部５０２はＡＣＣ部に対しての制御部３２
１（以下ＡＣＣＰＲＩ０と略￥）と８０部に対しての制
御部３２２（以下ＲＣＰ １％ Ｉ Ｏと略す）とに分
割されており・ＡＣＣ部、ＲＣ部双方へのリクエストス
タック。
１（以下ＡＣＣＰＲＩ０と略￥）と８０部に対しての制
御部３２２（以下ＲＣＰ １％ Ｉ Ｏと略す）とに分
割されており・ＡＣＣ部、ＲＣ部双方へのリクエストス
タック。
′５１２からの要求がある場合には、ＡＣＣＰＲＩＯ３
２１及び几ＣＰＲＩＯ５２２の双方でその要求を。
２１及び几ＣＰＲＩＯ５２２の双方でその要求を。
許可し、ＡＣＣ部、ＲＣ部双方へのリフニストス。
タック３１２からの要求がない場合には、ＡＣＣＰＲＩ
（１２１はＡＣＣ部部へのリクエストスタック５１１か
らの要求−ｉ、ＲｃＰ几Ｉ ０３２２は８０部へのリク
エストスタック３１６１１！−らの要求火全く独立に許
可するということを行なう。これにより、ＡＣＣ部単独
処理と１１，０部単独処理の要求が同時−に入力された
場合でも、独立した両方の処理がＡＣＣ部と８０部に対
して起動され、ＡＣＣＰＣＰＵ１０２１通過した要求の
アドレス、データ、書込み・読出し制御信号はそれぞれ
アドレスレジスタ３４ＬＷ込みデータレジスタ５４２、
＋書込み読出し制御部６４６へ入り、ＡＣＣＶＡ３６１
をアクセスし、同時に、凡ＣＰｆ（ＩＯ３２２を通過し
た要求のアドレス、データ、書込み・読出し制御信号は
それぞれアドレスレジスタ３５１． 書込みデータレジ
スタ６５２、書込み読出し制御部、。
（１２１はＡＣＣ部部へのリクエストスタック５１１か
らの要求−ｉ、ＲｃＰ几Ｉ ０３２２は８０部へのリク
エストスタック３１６１１！−らの要求火全く独立に許
可するということを行なう。これにより、ＡＣＣ部単独
処理と１１，０部単独処理の要求が同時−に入力された
場合でも、独立した両方の処理がＡＣＣ部と８０部に対
して起動され、ＡＣＣＰＣＰＵ１０２１通過した要求の
アドレス、データ、書込み・読出し制御信号はそれぞれ
アドレスレジスタ３４ＬＷ込みデータレジスタ５４２、
＋書込み読出し制御部６４６へ入り、ＡＣＣＶＡ３６１
をアクセスし、同時に、凡ＣＰｆ（ＩＯ３２２を通過し
た要求のアドレス、データ、書込み・読出し制御信号は
それぞれアドレスレジスタ３５１． 書込みデータレジ
スタ６５２、書込み読出し制御部、。
３５３へ入り、ＦＬＣ部３６２をアクセスする。
上述したように、ストレージキーｙ＜ＡＣＣ部、８０部
にその制＠を含めて完全に分離することによって、ＡＣ
Ｃ部単独処理とＲＣ部単独処理の２つの要求を同時に処
理することができるようにたり、ストレージキー制御の
スループットの向上をはかることができる。
にその制＠を含めて完全に分離することによって、ＡＣ
Ｃ部単独処理とＲＣ部単独処理の２つの要求を同時に処
理することができるようにたり、ストレージキー制御の
スループットの向上をはかることができる。
本発明によれば、ＡＣＣ部のみの処理要求とＲ，Ｃ部の
みの処理要求が同時に出た場合にはＡＣＣ部とＢ、 ０
部独立に処理できる。つまり、同一ストレージキーサイ
クルに記憶保護動作と参照・変更の記録を同時に行なう
ことができ、ストレージキーのスループットが向上する
。例工ば、マシンサイクルの半分のピッチでストレージ
キー制御を行なってスループットヲ上げる場合には超高
速なメモリが必要であることと比べろと、本発明によれ
ば従来速度のメモリ素子を用いることができるので経済
的である。
みの処理要求が同時に出た場合にはＡＣＣ部とＢ、 ０
部独立に処理できる。つまり、同一ストレージキーサイ
クルに記憶保護動作と参照・変更の記録を同時に行なう
ことができ、ストレージキーのスループットが向上する
。例工ば、マシンサイクルの半分のピッチでストレージ
キー制御を行なってスループットヲ上げる場合には超高
速なメモリが必要であることと比べろと、本発明によれ
ば従来速度のメモリ素子を用いることができるので経済
的である。
第１図はストレージキーの１つのエントリの構成Ｚ示す
図、第２図は本発明の一実施例を示すブロック図、第３
図は第２図を詳細に示すフ゛ロック図である。 １０１・・・チャネル、１０２・・・命令実行制御部、
１０３・・・命令実行ｆ！？ｌｌ （４１１１部、２・
・・記憶制御部、２０１・・・記憶側ａ部のリクエスト
受付部、ろ・・・ストレージキー制御部、４・・・主記
憶制御部、５−主記憶、２１１・・・ＡＣＣ部輪独要求
、２１２・・・Δ、ＣＣ（郵・＋（、Ｃ部双方些求、２
１３・・・几Ｃ部中４独要求、２１４・・・主記憶要求
、５０１・・・ストレージキー制御部のリクエストスタ
ック、３１１・・・Ａ ＣＣ１４へのリクエストスタッ
ク、３１２・・・Ａ ＣＣ部・Ｒ，Ｃ部双方へのリクエ
ストスタック５１６・・・Ｒ，Ｃｍへのリクエストスタ
ック、３０２ｊ・・・使先順位制御部、６２１・・・Ａ
、 ＣＣ部への優先１４位制御部、３２２・・・ＲＣ部
への優先順位制御部、５０６・・・ストレージキー記憶
部、３６１・・・アクセスキー記憶部、３６２・・・参
照・変更ビット記憶部。 代理人弁理士 高 橋 明 夫 ｔ１図 ／７２ｍ ｊ′３図
図、第２図は本発明の一実施例を示すブロック図、第３
図は第２図を詳細に示すフ゛ロック図である。 １０１・・・チャネル、１０２・・・命令実行制御部、
１０３・・・命令実行ｆ！？ｌｌ （４１１１部、２・
・・記憶制御部、２０１・・・記憶側ａ部のリクエスト
受付部、ろ・・・ストレージキー制御部、４・・・主記
憶制御部、５−主記憶、２１１・・・ＡＣＣ部輪独要求
、２１２・・・Δ、ＣＣ（郵・＋（、Ｃ部双方些求、２
１３・・・几Ｃ部中４独要求、２１４・・・主記憶要求
、５０１・・・ストレージキー制御部のリクエストスタ
ック、３１１・・・Ａ ＣＣ１４へのリクエストスタッ
ク、３１２・・・Ａ ＣＣ部・Ｒ，Ｃ部双方へのリクエ
ストスタック５１６・・・Ｒ，Ｃｍへのリクエストスタ
ック、３０２ｊ・・・使先順位制御部、６２１・・・Ａ
、 ＣＣ部への優先１４位制御部、３２２・・・ＲＣ部
への優先順位制御部、５０６・・・ストレージキー記憶
部、３６１・・・アクセスキー記憶部、３６２・・・参
照・変更ビット記憶部。 代理人弁理士 高 橋 明 夫 ｔ１図 ／７２ｍ ｊ′３図
Claims (1)
- 主記憶の記憶保護に使用されるアクセスキ一部と主記憶
の利用状況を知るための参照、変更ビット部より成るス
トレージキーの制御方式において、アクセスキ一部と参
照・変更ビット部記憶手段を独立し、両者の読出し・書
込み制御を独立に行うことを特徴とするストレージキー
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241948A JPS60134949A (ja) | 1983-12-23 | 1983-12-23 | ストレ−ジキ−制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241948A JPS60134949A (ja) | 1983-12-23 | 1983-12-23 | ストレ−ジキ−制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134949A true JPS60134949A (ja) | 1985-07-18 |
Family
ID=17081947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241948A Pending JPS60134949A (ja) | 1983-12-23 | 1983-12-23 | ストレ−ジキ−制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5758120A (en) * | 1993-01-08 | 1998-05-26 | Internatiional Business Machines Corporation | Method and system for increased system memory concurrency in a multi-processor computer system utilizing concurrent access of reference and change bits |
-
1983
- 1983-12-23 JP JP58241948A patent/JPS60134949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5758120A (en) * | 1993-01-08 | 1998-05-26 | Internatiional Business Machines Corporation | Method and system for increased system memory concurrency in a multi-processor computer system utilizing concurrent access of reference and change bits |
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