JPH1083352A - アドレス変換制御回路及びアドレス変換方法 - Google Patents
アドレス変換制御回路及びアドレス変換方法Info
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- JPH1083352A JPH1083352A JP9087210A JP8721097A JPH1083352A JP H1083352 A JPH1083352 A JP H1083352A JP 9087210 A JP9087210 A JP 9087210A JP 8721097 A JP8721097 A JP 8721097A JP H1083352 A JPH1083352 A JP H1083352A
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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Abstract
(57)【要約】
【課題】 プロセッサおよびＴＬＢと協調して動作して
ＴＬＢの共有エントリを介した仮想−物理アドレス変換
を行うアドレス変換制御回路。 【解決手段】 アドレス変換制御回路は、基本コンテキ
スト記憶素子と、グループ・コンテキスト記憶素子と、
コンテキスト突合わせユニットと、比較ユニットと、論
理ユニットとを備える。コンテキスト突合わせ回路は基
本コンテキスト記憶素子およびグループ・コンテキスト
記憶素子に結合され、それらのコンテキスト番号を受け
取り、ＴＬＢの選択された変換エントリからコンテキス
ト識別番号とコンテキスト選択ビット値を読み取る。同
時に、比較ユニットがそのエントリに入っている仮想ア
ドレスを変換が要求された仮想アドレスと比較する。論
理ユニットがコンテキスト突合わせ回路と比較ユニット
から出力を受け取り、オペレーティング・システム・ソ
フトウェアに、該当する変換がＴＬＢ内で見つかったか
どうかを通知する。
ＴＬＢの共有エントリを介した仮想−物理アドレス変換
を行うアドレス変換制御回路。 【解決手段】 アドレス変換制御回路は、基本コンテキ
スト記憶素子と、グループ・コンテキスト記憶素子と、
コンテキスト突合わせユニットと、比較ユニットと、論
理ユニットとを備える。コンテキスト突合わせ回路は基
本コンテキスト記憶素子およびグループ・コンテキスト
記憶素子に結合され、それらのコンテキスト番号を受け
取り、ＴＬＢの選択された変換エントリからコンテキス
ト識別番号とコンテキスト選択ビット値を読み取る。同
時に、比較ユニットがそのエントリに入っている仮想ア
ドレスを変換が要求された仮想アドレスと比較する。論
理ユニットがコンテキスト突合わせ回路と比較ユニット
から出力を受け取り、オペレーティング・システム・ソ
フトウェアに、該当する変換がＴＬＢ内で見つかったか
どうかを通知する。
Description
【０００１】
【発明の属する技術分野】本発明は一般には電子的アド
レス指定に関する。具体的には、本発明は変換索引バッ
ファの変換テーブル・エントリを共有することによって
パフォーマンスを向上させるアドレス指定アーキテクチ
ャおよび方法に係わる。
レス指定に関する。具体的には、本発明は変換索引バッ
ファの変換テーブル・エントリを共有することによって
パフォーマンスを向上させるアドレス指定アーキテクチ
ャおよび方法に係わる。
【０００２】
【従来の技術】現在、仮想−物理アドレス変換を行うた
めにコンピュータ内に実装された様々なアドレス指定ア
ーキテクチャがある。このようなアドレス指定アーキテ
クチャは一般に、コンピュータのプロセッサと組み合わ
さって動作して、たとえば図１の「順送りページ・テー
ブル」方式などの特定のアドレス変換方式を実行するメ
モり管理ユニット（「ＭＭＵ」）として実装される。
めにコンピュータ内に実装された様々なアドレス指定ア
ーキテクチャがある。このようなアドレス指定アーキテ
クチャは一般に、コンピュータのプロセッサと組み合わ
さって動作して、たとえば図１の「順送りページ・テー
ブル」方式などの特定のアドレス変換方式を実行するメ
モり管理ユニット（「ＭＭＵ」）として実装される。
【０００３】順送りページ・テーブル方式１００は、３
つの別個のテーブル、すなわち、コンテキスト・テーブ
ル１２０、セグメント・テーブル１３０、およびページ
・テーブル１４０に次々にアクセスすることによって仮
想アドレス１１０を物理アドレス１５０に変換する。仮
想アドレス１１０は、まず、ＭＭＵの初期設定中のプロ
セッサ・レジスタ・セットアップの内容（すなわちルー
ト・テーブル・ポインタ１１５）と、コンテキスト・レ
ジスタ１１６内の情報とを組み合わせることによって物
理アドレス１５０に変換される。コンテキスト・レジス
タ１１６は、同じ仮想アドレスを処理するプロセスを固
有に識別する情報を記憶する記憶素子（たとえばプロセ
ッサ・レジスタ）である。ルート・テーブル・ポインタ
１１５をコンテキスト・レジスタ１１６の情報と組み合
わせることによって、コンテキスト・テーブル１２０の
エントリ１２１を指すポインタを作成する。このエント
リ１２１は、仮想アドレス１１０のセグメント部分１１
１の内容によってその基底アドレス・セットを有するセ
グメント・テーブル１３０内のエントリ１３１の内容に
アクセスするための索引として使用される。同様に、エ
ントリ１３１の内容は、ページ・エントリ１４１の内容
にアクセスするために、その基底アドレスとしてページ
部分１１２を有するページ・テーブル１４０の索引とし
て使用される。仮想アドレス１１０のページ・オフセッ
ト１１３と組み合わされたページ・エントリ１４１の内
容が、物理アドレス１５０を形成する。
つの別個のテーブル、すなわち、コンテキスト・テーブ
ル１２０、セグメント・テーブル１３０、およびページ
・テーブル１４０に次々にアクセスすることによって仮
想アドレス１１０を物理アドレス１５０に変換する。仮
想アドレス１１０は、まず、ＭＭＵの初期設定中のプロ
セッサ・レジスタ・セットアップの内容（すなわちルー
ト・テーブル・ポインタ１１５）と、コンテキスト・レ
ジスタ１１６内の情報とを組み合わせることによって物
理アドレス１５０に変換される。コンテキスト・レジス
タ１１６は、同じ仮想アドレスを処理するプロセスを固
有に識別する情報を記憶する記憶素子（たとえばプロセ
ッサ・レジスタ）である。ルート・テーブル・ポインタ
１１５をコンテキスト・レジスタ１１６の情報と組み合
わせることによって、コンテキスト・テーブル１２０の
エントリ１２１を指すポインタを作成する。このエント
リ１２１は、仮想アドレス１１０のセグメント部分１１
１の内容によってその基底アドレス・セットを有するセ
グメント・テーブル１３０内のエントリ１３１の内容に
アクセスするための索引として使用される。同様に、エ
ントリ１３１の内容は、ページ・エントリ１４１の内容
にアクセスするために、その基底アドレスとしてページ
部分１１２を有するページ・テーブル１４０の索引とし
て使用される。仮想アドレス１１０のページ・オフセッ
ト１１３と組み合わされたページ・エントリ１４１の内
容が、物理アドレス１５０を形成する。
【０００４】６４ビット・アドレス空間をサポートする
プロセッサの登場により、順送りページ・テーブル方式
を使用するＭＭＵに付随するいくつかの欠点がある。１
つの欠点は、この方式が共有をテーブルの細分性（たと
えばＳｕｐｅｒＳＰＡＲＣTMアーキテクチャの場合は２
５６キロバイト、ＭＩＰＳ（Ｒ）アーキテクチャの場合
は４メガバイト）で行う必要があることである。したが
って、順送りページ・テーブル方式をサポートするアー
キテクチャは、すべての参加プロセスが、仮想ページの
任意のセットのマッピングを共有するのではなく、ペー
ジ・テーブルによってマップされたすべてのページを共
有する必要がある。順送りページ・テーブル方式に付随
するもう一つの欠点は、６４ビット・アドレス空間がよ
り頻繁に使用されるために、固定サイズの仮想−物理ア
ドレス変換テーブルをサポートするのに大量の物理メモ
リが必要になることである。これは、コスト効果の高い
手法ではない。他の欠点は、この方式は、オブジェクト
の共有に使用される仮想アドレスをセグメン・テーブル
境界またはページ・テーブル境界上で正しく位置合わせ
しなければならないために、位置合わせ要件が課される
ことである。これは、前述のようにページ・テーブル細
分性（page table granularity）での共有を維持するた
めに必要なものである。
プロセッサの登場により、順送りページ・テーブル方式
を使用するＭＭＵに付随するいくつかの欠点がある。１
つの欠点は、この方式が共有をテーブルの細分性（たと
えばＳｕｐｅｒＳＰＡＲＣTMアーキテクチャの場合は２
５６キロバイト、ＭＩＰＳ（Ｒ）アーキテクチャの場合
は４メガバイト）で行う必要があることである。したが
って、順送りページ・テーブル方式をサポートするアー
キテクチャは、すべての参加プロセスが、仮想ページの
任意のセットのマッピングを共有するのではなく、ペー
ジ・テーブルによってマップされたすべてのページを共
有する必要がある。順送りページ・テーブル方式に付随
するもう一つの欠点は、６４ビット・アドレス空間がよ
り頻繁に使用されるために、固定サイズの仮想−物理ア
ドレス変換テーブルをサポートするのに大量の物理メモ
リが必要になることである。これは、コスト効果の高い
手法ではない。他の欠点は、この方式は、オブジェクト
の共有に使用される仮想アドレスをセグメン・テーブル
境界またはページ・テーブル境界上で正しく位置合わせ
しなければならないために、位置合わせ要件が課される
ことである。これは、前述のようにページ・テーブル細
分性（page table granularity）での共有を維持するた
めに必要なものである。
【０００５】ここ数年の時間の経過に伴い、６４ビット
・アドレス空間が明らかに受け入れられるようになった
ことによって、固定ページ・テーブル要件を課さないソ
フトウエア管理変換索引バッファ（「ＴＬＢ」）によっ
て仮想メモリをサポートするコンピュータ・アーキテク
チャが急激に必要になっている。ＴＬＢは、主としてコ
ンピュータのオペレーティング・システムによって管理
される小型キャッシュである。ＴＬＢは、変換テーブル
と、図２Ｂに示すように、要求されたアドレス変換に関
係する情報が変換テーブル・エントリ（「ＴＴＥ」）に
入っているかどうかをオペレーティング・システム・ソ
フトウェアに通知するタグ比較回路とを含むメモリを備
える。
・アドレス空間が明らかに受け入れられるようになった
ことによって、固定ページ・テーブル要件を課さないソ
フトウエア管理変換索引バッファ（「ＴＬＢ」）によっ
て仮想メモリをサポートするコンピュータ・アーキテク
チャが急激に必要になっている。ＴＬＢは、主としてコ
ンピュータのオペレーティング・システムによって管理
される小型キャッシュである。ＴＬＢは、変換テーブル
と、図２Ｂに示すように、要求されたアドレス変換に関
係する情報が変換テーブル・エントリ（「ＴＴＥ」）に
入っているかどうかをオペレーティング・システム・ソ
フトウェアに通知するタグ比較回路とを含むメモリを備
える。
【０００６】次に図２Ａを参照すると、ＴＬＢの変換テ
ーブル２００のデータ構造体はいくつかのエントリ
（「ＴＴＥ」）２１０を含み、各ＴＴＥはデータ２２０
とタグ２３０を含む。ＴＴＥタグ２３０は、事前記憶済
み仮想アドレス（「ＶＡ」）２３１と、プロセスを固有
に識別するために使用されるプロセス・コンテキスト識
別標識（「コンテキストＩＤ」）２３２と、グローバル
・ビット２３３とを含む。データは、物理ページ番号
（「ＰＰＮ」）２２１とページ属性（たとえば保護、参
照、修正など）２２２とを含む。
ーブル２００のデータ構造体はいくつかのエントリ
（「ＴＴＥ」）２１０を含み、各ＴＴＥはデータ２２０
とタグ２３０を含む。ＴＴＥタグ２３０は、事前記憶済
み仮想アドレス（「ＶＡ」）２３１と、プロセスを固有
に識別するために使用されるプロセス・コンテキスト識
別標識（「コンテキストＩＤ」）２３２と、グローバル
・ビット２３３とを含む。データは、物理ページ番号
（「ＰＰＮ」）２２１とページ属性（たとえば保護、参
照、修正など）２２２とを含む。
【０００７】従来のソフトウェア管理ＴＬＢ変換方式を
サポートするために使用されるタグ比較回路を図２Ｂに
示す。この回路２５０はＴＴＥタグ２３０を受け取り、
コンテキストＩＤ２３２をデュアル入力比較器２５５の
一方の入力端子に入力する。この回路２５０は、コンピ
ュータのプロセス・システム状態を表すために、特定の
コンテキスト切換え時にオペレーティング・システムに
よってロードされた選択されたコンテキスト番号を保持
するコンテキスト・レジスタ２６０をさらに備える。比
較器２５５が、コンテキストＩＤ２３２がコンテキスト
・レジスタに入っている選択されたコンテキスト番号に
相当すると判断した場合、比較器２５５は第１の論理ゲ
ート２６２の第１の入力端子に結合されている制御線２
６１をアクティブにする。この例では、第１の論理ゲー
ト２６２はＯＲゲートとして機能するように設計されて
いる。制御線２６１がアクティブになるかまたはグロー
バル・ビット２３３がアクティブの場合、第１の論理ゲ
ート２６２は第２の論理ゲート２６５の第１の入力端子
に結合された制御線２６３をアクティブにする。
サポートするために使用されるタグ比較回路を図２Ｂに
示す。この回路２５０はＴＴＥタグ２３０を受け取り、
コンテキストＩＤ２３２をデュアル入力比較器２５５の
一方の入力端子に入力する。この回路２５０は、コンピ
ュータのプロセス・システム状態を表すために、特定の
コンテキスト切換え時にオペレーティング・システムに
よってロードされた選択されたコンテキスト番号を保持
するコンテキスト・レジスタ２６０をさらに備える。比
較器２５５が、コンテキストＩＤ２３２がコンテキスト
・レジスタに入っている選択されたコンテキスト番号に
相当すると判断した場合、比較器２５５は第１の論理ゲ
ート２６２の第１の入力端子に結合されている制御線２
６１をアクティブにする。この例では、第１の論理ゲー
ト２６２はＯＲゲートとして機能するように設計されて
いる。制御線２６１がアクティブになるかまたはグロー
バル・ビット２３３がアクティブの場合、第１の論理ゲ
ート２６２は第２の論理ゲート２６５の第１の入力端子
に結合された制御線２６３をアクティブにする。
【０００８】さらに、ＴＴＥタグ２３０に入っている事
前記憶済み仮想アドレス２３１が、変換するためにプロ
セッサによって直接供給された「プロセッサ仮想アドレ
ス」２３６と呼ばれる要求仮想アドレスと比較される。
この比較は第２の比較器２７０によって行われる。これ
らの仮想アドレスが同じであるか（ビット単位比較）、
または等価である（ビット単位または非ビット単位比
較）場合、第２の比較器２７０は第２の論理ゲート２６
５の第２の入力端子に結合されている制御線２６４をア
クティブにする。両方の入力端子が「アクティブ」信号
を受け取った場合、第２の論理ゲート２６５は変換「ヒ
ット」信号を送って、オペレーティング・システム・ソ
フトウェアに、ＴＬＢの変換テーブル内に変換が見つか
ったことを通知する。それ以外の場合は、すべての仮想
−物理アドレス変換が入っているカーネル・ページ・テ
ーブル内のエントリから変換を入手する。
前記憶済み仮想アドレス２３１が、変換するためにプロ
セッサによって直接供給された「プロセッサ仮想アドレ
ス」２３６と呼ばれる要求仮想アドレスと比較される。
この比較は第２の比較器２７０によって行われる。これ
らの仮想アドレスが同じであるか（ビット単位比較）、
または等価である（ビット単位または非ビット単位比
較）場合、第２の比較器２７０は第２の論理ゲート２６
５の第２の入力端子に結合されている制御線２６４をア
クティブにする。両方の入力端子が「アクティブ」信号
を受け取った場合、第２の論理ゲート２６５は変換「ヒ
ット」信号を送って、オペレーティング・システム・ソ
フトウェアに、ＴＬＢの変換テーブル内に変換が見つか
ったことを通知する。それ以外の場合は、すべての仮想
−物理アドレス変換が入っているカーネル・ページ・テ
ーブル内のエントリから変換を入手する。
【０００９】一般に、前述の従来のソフトウェア管理Ｔ
ＬＢ変換方式では、複数のプロセスが物理オブジェクト
（たとえば共有ライブラリ、メモリなど）を共有するこ
とができる。これらのプロセスは、単一の仮想アドレス
を使用して共有物理ページにマップする。しかし、この
変換方式は、それらのプロセスが同じ変換情報を使用す
る場合でも別々の各プロセスに別々のページ・テーブル
・エントリとＴＴＥを割り当てるため、カーネル・メモ
リやＴＬＢなどの割振りメモリ使用を最適化することが
できない。
ＬＢ変換方式では、複数のプロセスが物理オブジェクト
（たとえば共有ライブラリ、メモリなど）を共有するこ
とができる。これらのプロセスは、単一の仮想アドレス
を使用して共有物理ページにマップする。しかし、この
変換方式は、それらのプロセスが同じ変換情報を使用す
る場合でも別々の各プロセスに別々のページ・テーブル
・エントリとＴＴＥを割り当てるため、カーネル・メモ
リやＴＬＢなどの割振りメモリ使用を最適化することが
できない。
【００１０】最近、単一の変換エントリを共有するため
に同じ物理アドレス空間にマップする同様の仮想アドレ
スを使用して異なるアドレス空間からの変換ができるよ
うにする他の変換方式が導入されている。この方式を
「共通マスク」方式と呼ぶ。図２Ｃに示すように、共通
マスク方式は、共有ビット２３５をアクティブにすると
プロセスによって共有される１組の共通領域（すなわち
共有物理ページ）を識別するビット・ベクトル２３４を
使用してＴＴＥ２１０のコンテキストＩＤ２３２を拡張
する。共有ビット２３５がアクティブでない場合は、ビ
ット・ベクトル２３４は、非共有変換に使用される元の
コンテキストＩＤを表す。共通マスク方式は、ユーセフ
Ａ．ハリーディー（Ｙｏｕｓｅｆ Ａ．Ｋｈａｌｉｄ
ｉ）およびマドスードハン・タルリー（Ｍａｄｈｕｓｕ
ｄｈａｎ Ｔａｌｌｕｒｉ）著「Ｉｍｐｒｏｖｉｎｇ
ｔｈｅ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｐ
ｅｒｆｏｒｍａｎｃｅ ｏｆ Ｗｉｄｅｌｙ Ｓｈａｒ
ｅｄ Ｐａｇｅｓ」という標題のサン・マイクロシステ
ムズ・ラボラトリーズの出版物で開示されている。しか
し、共通マスク・マッピング方式は複雑なアドレス指定
アーキテクチャを必要とすることによって管理コストが
高くつく。
に同じ物理アドレス空間にマップする同様の仮想アドレ
スを使用して異なるアドレス空間からの変換ができるよ
うにする他の変換方式が導入されている。この方式を
「共通マスク」方式と呼ぶ。図２Ｃに示すように、共通
マスク方式は、共有ビット２３５をアクティブにすると
プロセスによって共有される１組の共通領域（すなわち
共有物理ページ）を識別するビット・ベクトル２３４を
使用してＴＴＥ２１０のコンテキストＩＤ２３２を拡張
する。共有ビット２３５がアクティブでない場合は、ビ
ット・ベクトル２３４は、非共有変換に使用される元の
コンテキストＩＤを表す。共通マスク方式は、ユーセフ
Ａ．ハリーディー（Ｙｏｕｓｅｆ Ａ．Ｋｈａｌｉｄ
ｉ）およびマドスードハン・タルリー（Ｍａｄｈｕｓｕ
ｄｈａｎ Ｔａｌｌｕｒｉ）著「Ｉｍｐｒｏｖｉｎｇ
ｔｈｅ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｐ
ｅｒｆｏｒｍａｎｃｅ ｏｆ Ｗｉｄｅｌｙ Ｓｈａｒ
ｅｄ Ｐａｇｅｓ」という標題のサン・マイクロシステ
ムズ・ラボラトリーズの出版物で開示されている。しか
し、共通マスク・マッピング方式は複雑なアドレス指定
アーキテクチャを必要とすることによって管理コストが
高くつく。
【００１１】
【発明が解決しようとする課題】上述のように、図２Ｃ
の共通マッピング方式には限界があり、管理コストが高
くつく。たとえば、コンテキスト・レジスタのサイズが
「ｍ＋ｎ」ビットに等しい場合、共通マスク・アーキテ
クチャはプロセスを固有に識別するために「ｍ」ビット
を割り振り、マスクのコンテキスト識別子に「ｎ」ビッ
トを割り振るとすると、所与の時点で共有することがで
きるオブジェクトの合計数は「ｎ」個のオブジェクトに
制限される。その結果、オペレーティング・システムは
これらの「ｎ」ビットを慎重に割り振らなければなら
ず、それには割振り制御のための追加のシステム・オー
バーヘッドを必要とする。
の共通マッピング方式には限界があり、管理コストが高
くつく。たとえば、コンテキスト・レジスタのサイズが
「ｍ＋ｎ」ビットに等しい場合、共通マスク・アーキテ
クチャはプロセスを固有に識別するために「ｍ」ビット
を割り振り、マスクのコンテキスト識別子に「ｎ」ビッ
トを割り振るとすると、所与の時点で共有することがで
きるオブジェクトの合計数は「ｎ」個のオブジェクトに
制限される。その結果、オペレーティング・システムは
これらの「ｎ」ビットを慎重に割り振らなければなら
ず、それには割振り制御のための追加のシステム・オー
バーヘッドを必要とする。
【００１２】本発明の焦点は、ＴＬＢの変換テーブルの
使用効率を最適化するために、ＴＴＥタグに格納する追
加情報を使用する、改良型アドレス指定アーキテクチャ
の提供にある。
使用効率を最適化するために、ＴＴＥタグに格納する追
加情報を使用する、改良型アドレス指定アーキテクチャ
の提供にある。
【００１３】
【課題を解決するための手段】提案するアドレス指定ア
ーキテクチャは、システムに２m+n 個のグループを与え
る番号としてフル・コンテキスト識別子を使用する。各
プロセス・グループは、仮想アドレス空間のサイズによ
ってのみ制限される複数のオブジェクトを共有すること
ができる。プログラムの局所性を利用して複数グループ
・メンバーシップをサポートすることができる。ページ
・フォールト時には、オペレーティング・システムはグ
ループ・コンテキスト・レジスタに、アクセスするオブ
ジェクトの対応するグループ識別子をロードすることが
できる。これは小ページ・フォールトであるため、パフ
ォーマンスはあまり低下しない。
ーキテクチャは、システムに２m+n 個のグループを与え
る番号としてフル・コンテキスト識別子を使用する。各
プロセス・グループは、仮想アドレス空間のサイズによ
ってのみ制限される複数のオブジェクトを共有すること
ができる。プログラムの局所性を利用して複数グループ
・メンバーシップをサポートすることができる。ページ
・フォールト時には、オペレーティング・システムはグ
ループ・コンテキスト・レジスタに、アクセスするオブ
ジェクトの対応するグループ識別子をロードすることが
できる。これは小ページ・フォールトであるため、パフ
ォーマンスはあまり低下しない。
【００１４】本発明は、プロセッサと変換索引バッファ
（「ＴＬＢ」）と組み合わせて動作して仮想アドレスを
物理アドレスに変換すると同時に、ＴＬＢの共有エント
リを使用するアドレス変換制御回路である。ＴＬＢの変
換テーブルの各エントリは、少なくとも事前記憶済み仮
想アドレスと、コンテキスト識別番号と、コンテキスト
選択ビットとを含む。アドレス変換制御回路の好ましい
実施態様は、基本コンテキスト記憶素子と、グループ・
コンテキスト記憶素子と、コンテキスト突合わせ回路
と、比較ユニットと、論理ユニットとを備える。コンテ
キスト突合わせ回路は、基本コンテキスト記憶素子とグ
ループ・コンテキスト記憶素子とに結合され、それらの
コンテキスト番号を受け取り、選択された変換テーブル
・エントリからコンテキスト識別番号とコンテキスト選
択ビット値を読み取る。それと並列して、比較ユニット
がそのエントリに入っている事前記憶済み仮想アドレス
を要求された仮想アドレスと比較する。論理ユニットが
コンテキスト突合わせ回路と比較ユニットの出力を受け
取って、ＴＬＢに該当する仮想−物理アドレス変換が入
っているかどうかをオペレーティング・システム・ソフ
トウェアに通知する。コンテキスト突合わせ回路と比較
ユニットからのアクティブ出力は、ＴＬＢに変換が入っ
ていることを示す。
（「ＴＬＢ」）と組み合わせて動作して仮想アドレスを
物理アドレスに変換すると同時に、ＴＬＢの共有エント
リを使用するアドレス変換制御回路である。ＴＬＢの変
換テーブルの各エントリは、少なくとも事前記憶済み仮
想アドレスと、コンテキスト識別番号と、コンテキスト
選択ビットとを含む。アドレス変換制御回路の好ましい
実施態様は、基本コンテキスト記憶素子と、グループ・
コンテキスト記憶素子と、コンテキスト突合わせ回路
と、比較ユニットと、論理ユニットとを備える。コンテ
キスト突合わせ回路は、基本コンテキスト記憶素子とグ
ループ・コンテキスト記憶素子とに結合され、それらの
コンテキスト番号を受け取り、選択された変換テーブル
・エントリからコンテキスト識別番号とコンテキスト選
択ビット値を読み取る。それと並列して、比較ユニット
がそのエントリに入っている事前記憶済み仮想アドレス
を要求された仮想アドレスと比較する。論理ユニットが
コンテキスト突合わせ回路と比較ユニットの出力を受け
取って、ＴＬＢに該当する仮想−物理アドレス変換が入
っているかどうかをオペレーティング・システム・ソフ
トウェアに通知する。コンテキスト突合わせ回路と比較
ユニットからのアクティブ出力は、ＴＬＢに変換が入っ
ていることを示す。
【００１５】コンテキスト突合わせ回路には２つの好ま
しい実施態様がある。第１の実施態様は、マルチプレク
シング・ユニットと比較ユニットを含む。マルチプレク
シング・ユニットは、選択されたコンテキスト番号を出
力する。このコンテキスト番号は、基本コンテキスト記
憶素子とグループ・コンテキスト記憶素子によって供給
されるコンテキスト番号のうちのいずれか１つであり、
コンテキスト選択ビットのビット値によって決まる。比
較ユニットは、選択されたコンテキスト番号をコンテキ
スト識別番号と比較して、一致があるかどうかを調べ
る。一致がある場合は、論理ユニットにアクティブ・コ
ンテキスト突合わせ信号を出力する。第２の実施態様
は、特定の論理ゲートと組み合わせて一対の比較ユニッ
トを使用して、より実装が難しいマルチプレクシング・
ユニットの使用を回避する。
しい実施態様がある。第１の実施態様は、マルチプレク
シング・ユニットと比較ユニットを含む。マルチプレク
シング・ユニットは、選択されたコンテキスト番号を出
力する。このコンテキスト番号は、基本コンテキスト記
憶素子とグループ・コンテキスト記憶素子によって供給
されるコンテキスト番号のうちのいずれか１つであり、
コンテキスト選択ビットのビット値によって決まる。比
較ユニットは、選択されたコンテキスト番号をコンテキ
スト識別番号と比較して、一致があるかどうかを調べ
る。一致がある場合は、論理ユニットにアクティブ・コ
ンテキスト突合わせ信号を出力する。第２の実施態様
は、特定の論理ゲートと組み合わせて一対の比較ユニッ
トを使用して、より実装が難しいマルチプレクシング・
ユニットの使用を回避する。
【００１６】
【発明の実施の形態】本発明の特徴と利点は、以下の本
発明の詳細な説明を読めば明らかになろう。
発明の詳細な説明を読めば明らかになろう。
【００１７】本発明は、アドレス変換資源を共有すると
き、いくつかのプロセスが変換索引バッファ（「ＴＬ
Ｂ」）の同じ変換テーブル・エントリ（「ＴＴＥ」）を
共有することができるようにする改良型アドレス指定ア
ーキテクチャを開示する。多くの特定の詳細を記載する
が、それらの特定の詳細は本発明を実施するのに必要な
ものではないことは明らかである。他の場合には、本発
明が不明瞭にならないように、周知の回路、装置、およ
び同様のものについては説明しないことがある。
き、いくつかのプロセスが変換索引バッファ（「ＴＬ
Ｂ」）の同じ変換テーブル・エントリ（「ＴＴＥ」）を
共有することができるようにする改良型アドレス指定ア
ーキテクチャを開示する。多くの特定の詳細を記載する
が、それらの特定の詳細は本発明を実施するのに必要な
ものではないことは明らかである。他の場合には、本発
明が不明瞭にならないように、周知の回路、装置、およ
び同様のものについては説明しないことがある。
【００１８】本明細書では、特定の周知の技術について
一般的に定義する。たとえば、「プロセス」とは、正常
な実行のためにアドレス変換資源（すなわち割り当てら
れたコード、データ、スタック、共有ライブラリ）に依
存する、プロセッサによって実行される一連の動作ステ
ップであると定義される。各プロセスには、固有のアド
レス変換ハンドルが割り当てられる。「プロセッサのグ
ループ」とは、共同して動作して特定の操作を実行する
プロセスの集合である。「アクティブにされた」または
「アクティブ」という用語は、通信線を通って伝播する
信号が「論理ハイ」であること、または、信号がアクテ
ィブ・ロー信号である場合には「論理ロー」であること
を示す。
一般的に定義する。たとえば、「プロセス」とは、正常
な実行のためにアドレス変換資源（すなわち割り当てら
れたコード、データ、スタック、共有ライブラリ）に依
存する、プロセッサによって実行される一連の動作ステ
ップであると定義される。各プロセスには、固有のアド
レス変換ハンドルが割り当てられる。「プロセッサのグ
ループ」とは、共同して動作して特定の操作を実行する
プロセスの集合である。「アクティブにされた」または
「アクティブ」という用語は、通信線を通って伝播する
信号が「論理ハイ」であること、または、信号がアクテ
ィブ・ロー信号である場合には「論理ロー」であること
を示す。
【００１９】図３を参照すると、本発明の改良型アドレ
ス指定アーキテクチャを使用するコンピュータ・システ
ムの簡略化された実施形態が図示されている。コンピュ
ータ・システム３００は、通信リンク３６０を介して複
数の端末（たとえばパーソナル・コンピュータ、ダム端
末など）３５０ａ〜３５０ｎに結合されている。コンピ
ュータ・システム３００は、第１のバス３１５を介して
共に結合された処理装置３０５とメイン・メモリ３１０
を含む。第１のバス３１５は、第１のバス３１５と第２
のバス３２５（たとえばＩ／Ｏバス）との間に通信経路
を形成する入出力コントローラ３２０に結合されてい
る。第２のバス３２５は、複数の端末３５０ａ〜３５０
ｎの１つから発信され、送受信ユニット３３０（たとえ
ばモデム）から受け取った情報を伝播する。
ス指定アーキテクチャを使用するコンピュータ・システ
ムの簡略化された実施形態が図示されている。コンピュ
ータ・システム３００は、通信リンク３６０を介して複
数の端末（たとえばパーソナル・コンピュータ、ダム端
末など）３５０ａ〜３５０ｎに結合されている。コンピ
ュータ・システム３００は、第１のバス３１５を介して
共に結合された処理装置３０５とメイン・メモリ３１０
を含む。第１のバス３１５は、第１のバス３１５と第２
のバス３２５（たとえばＩ／Ｏバス）との間に通信経路
を形成する入出力コントローラ３２０に結合されてい
る。第２のバス３２５は、複数の端末３５０ａ〜３５０
ｎの１つから発信され、送受信ユニット３３０（たとえ
ばモデム）から受け取った情報を伝播する。
【００２０】図３にはさらに、プロセッサ３０６と、メ
イン・メモリ３１０内のデータにアクセスするときにプ
ロセッサ３０６が仮想アドレスを物理アドレスに変換す
るために使用するメモリ管理ユニット（「ＭＭＵ」）３
０７とを含む処理装置３０５が図示されている。ＭＭＵ
３０７は、主としてオペレーティング・システム・ソフ
トウェア（図示せず）とそのアドレス変換制御回路の両
方によって制御されるＴＬＢ３０８と、複数のコンテキ
スト記憶素子（たとえばレジスタおよびその他の記憶構
成要素）、すなわち基本コンテキスト記憶素子３０９ａ
と、少なくとも１つのグループ・コンテキスト記憶素子
３０９ｂを含む。基本コンテキスト記憶素子３０９ａ
は、現行プロセスを固有に規定するために使用するコン
テキスト識別番号を保持し、グループ・コンテキスト記
憶素子３０９ｂは物理ページを共有するプロセスのコン
テキスト識別標識として使用される。メイン・メモリ３
１０は通常、メモリ・コントローラ３１１を含み、メモ
リ・コントローラ３１１はプロセッサ３０６から物理ア
ドレスを受け取り、たとえばダイナミック・ランダム・
アクセス・メモリ（「ＤＲＡＭ」）、ビデオ・ランダム
・アクセス・メモリ（「ＶＲＡＭ」）および同様のもの
などの記憶素子３１２からのデータのアクセスを制御す
る。
イン・メモリ３１０内のデータにアクセスするときにプ
ロセッサ３０６が仮想アドレスを物理アドレスに変換す
るために使用するメモリ管理ユニット（「ＭＭＵ」）３
０７とを含む処理装置３０５が図示されている。ＭＭＵ
３０７は、主としてオペレーティング・システム・ソフ
トウェア（図示せず）とそのアドレス変換制御回路の両
方によって制御されるＴＬＢ３０８と、複数のコンテキ
スト記憶素子（たとえばレジスタおよびその他の記憶構
成要素）、すなわち基本コンテキスト記憶素子３０９ａ
と、少なくとも１つのグループ・コンテキスト記憶素子
３０９ｂを含む。基本コンテキスト記憶素子３０９ａ
は、現行プロセスを固有に規定するために使用するコン
テキスト識別番号を保持し、グループ・コンテキスト記
憶素子３０９ｂは物理ページを共有するプロセスのコン
テキスト識別標識として使用される。メイン・メモリ３
１０は通常、メモリ・コントローラ３１１を含み、メモ
リ・コントローラ３１１はプロセッサ３０６から物理ア
ドレスを受け取り、たとえばダイナミック・ランダム・
アクセス・メモリ（「ＤＲＡＭ」）、ビデオ・ランダム
・アクセス・メモリ（「ＶＲＡＭ」）および同様のもの
などの記憶素子３１２からのデータのアクセスを制御す
る。
【００２１】コンピュータ・システム３００では、以下
に述べるように仮想−物理アドレス変換が行われる。ま
ず、プロセッサ３０６が要求された仮想アドレスを生成
し、要求された仮想アドレスをＭＭＵ３０７に転送す
る。ＭＭＵ３０７、具体的にはアドレス変換制御回路
は、物理アドレス探索を行い、その際、要求された仮想
アドレスとコンテキスト情報（すなわち後述するグロー
バル・ビット、コンテキスト選択ビット、およびコンテ
キストＩＤ）を使用して、要求された仮想アドレスの変
換情報がＴＬＢ３０８に格納されているかどうかを確認
する。要求された仮想アドレスの物理アドレスがＴＬＢ
３０８に入っている場合、ＴＬＢ３０８は変換「ヒッ
ト」信号を出力し、次にプロセッサ３０６にその物理ア
ドレスを渡す。その物理アドレスがＴＬＢ３０８に入っ
ていない場合は、ＭＭＵ３０７がプロセッサ３０６に変
換「ミス」信号を送信することによってトラップを生成
する。その後、オペレーティング・システム・ソフトウ
ェアが、すべての仮想−物理アドレス変換を含むカーネ
ル・ページ・テーブルの探索を行って、物理アドレスを
入手し、プロセッサ３０６にそのアドレスを送る。
に述べるように仮想−物理アドレス変換が行われる。ま
ず、プロセッサ３０６が要求された仮想アドレスを生成
し、要求された仮想アドレスをＭＭＵ３０７に転送す
る。ＭＭＵ３０７、具体的にはアドレス変換制御回路
は、物理アドレス探索を行い、その際、要求された仮想
アドレスとコンテキスト情報（すなわち後述するグロー
バル・ビット、コンテキスト選択ビット、およびコンテ
キストＩＤ）を使用して、要求された仮想アドレスの変
換情報がＴＬＢ３０８に格納されているかどうかを確認
する。要求された仮想アドレスの物理アドレスがＴＬＢ
３０８に入っている場合、ＴＬＢ３０８は変換「ヒッ
ト」信号を出力し、次にプロセッサ３０６にその物理ア
ドレスを渡す。その物理アドレスがＴＬＢ３０８に入っ
ていない場合は、ＭＭＵ３０７がプロセッサ３０６に変
換「ミス」信号を送信することによってトラップを生成
する。その後、オペレーティング・システム・ソフトウ
ェアが、すべての仮想−物理アドレス変換を含むカーネ
ル・ページ・テーブルの探索を行って、物理アドレスを
入手し、プロセッサ３０６にそのアドレスを送る。
【００２２】図４を参照すると、組み合わさってアドレ
ス変換を行うオペレーティング・システム・ソフトウェ
アとＴＬＢのデータ構造体が図示されている。これらの
データ構造体については、本出願の出願人による「Ｓｅ
ｐａｒａｔｅ Ｃｏｄｅ Ａｎｄ Ｄａｔａ Ｃｏｎｔ
ｅｘｔｓ：Ａｎ Ａｒｃｈｉｔｅｃｔｕｒａｌ Ａｐｐ
ｒｏａｃｈ Ｔｏ Ｖｉｒｔｕａｌ Ｔｅｘｔ Ｓｈａ
ｒｉｎｇ」という名称の同時出願米国特許出願（代理人
整理番号第０８２２２５．Ｐ１１７６号）で詳しく開示
されており、これは参照により本明細書に組み込まれ
る。これらのデータ構造体は、カーネル・ページ・テー
ブル４１０と、変換ソフトウェア・バッファ４２０と、
ＴＬＢ４３０とを含む。カーネル・ページ・テーブル４
１０は、物理メモリに関連づけられたすべての物理ペー
ジを管理する。変換ソフトウェア・バッファ４２０は、
基本的に、最も最近に使用されたアドレス変換のキャッ
シュとして機能する。これはこの変換方式の速度を高速
化するので実装されることが好ましいが、任意選択であ
るのは明らかである。ＴＬＢ４３０は、アドレス変換制
御回路によって制御されてキャッシュと同様にして動作
するメモリ（たとえば変換テーブル）である。ＴＬＢ４
３０は、選択された変換テーブル・エントリ（「ＴＴ
Ｅ」）のタグを受け取り、そのＴＴＥタグのビット部分
を使用して、要求仮想アドレスに関連づけられた物理ア
ドレスがＴＬＢ４３０に格納されているかどうかを確認
する。
ス変換を行うオペレーティング・システム・ソフトウェ
アとＴＬＢのデータ構造体が図示されている。これらの
データ構造体については、本出願の出願人による「Ｓｅ
ｐａｒａｔｅ Ｃｏｄｅ Ａｎｄ Ｄａｔａ Ｃｏｎｔ
ｅｘｔｓ：Ａｎ Ａｒｃｈｉｔｅｃｔｕｒａｌ Ａｐｐ
ｒｏａｃｈ Ｔｏ Ｖｉｒｔｕａｌ Ｔｅｘｔ Ｓｈａ
ｒｉｎｇ」という名称の同時出願米国特許出願（代理人
整理番号第０８２２２５．Ｐ１１７６号）で詳しく開示
されており、これは参照により本明細書に組み込まれ
る。これらのデータ構造体は、カーネル・ページ・テー
ブル４１０と、変換ソフトウェア・バッファ４２０と、
ＴＬＢ４３０とを含む。カーネル・ページ・テーブル４
１０は、物理メモリに関連づけられたすべての物理ペー
ジを管理する。変換ソフトウェア・バッファ４２０は、
基本的に、最も最近に使用されたアドレス変換のキャッ
シュとして機能する。これはこの変換方式の速度を高速
化するので実装されることが好ましいが、任意選択であ
るのは明らかである。ＴＬＢ４３０は、アドレス変換制
御回路によって制御されてキャッシュと同様にして動作
するメモリ（たとえば変換テーブル）である。ＴＬＢ４
３０は、選択された変換テーブル・エントリ（「ＴＴ
Ｅ」）のタグを受け取り、そのＴＴＥタグのビット部分
を使用して、要求仮想アドレスに関連づけられた物理ア
ドレスがＴＬＢ４３０に格納されているかどうかを確認
する。
【００２３】図４を続けて参照すると、異なるプロセス
が同じアプリケーションを実行し、同じ仮想アドレスを
使用して同じ物理ページを参照するときは、資源が二重
化されることが明らかである。本質的には、共通セグメ
ントを使用するプロセスの数を確認し、共通セグメント
をグループ・コンテキスト番号「ｋ」によって識別され
る代理アドレス空間に分解することによって、グループ
・プロセスを形成する。このグループ・プロセスは、こ
のアドレス変換方式が以下の条件を採用して正確なアド
レス指定を保証する限り、複数のプロセスに関連づけら
れたただ一つのＴＴＥを使用する。１つの条件は、すべ
ての参加プロセスについてすべての共有セグメントが同
じ仮想アドレスにマップされなければならないことであ
る。これによって、共有セグメントの仮想アドレスから
物理アドレスへのアドレス変換がグループ内のすべての
プロセスについて同じになることが保証される。第２の
条件は、グループ・コンテキスト番号によってアドレス
指定されるアドレス空間が、基本コンテキスト番号に関
連づけられた各専用アドレス空間とは別個のものである
ことである。言い換えると、１つのプロセスにおいて共
有セグメントにアクセスする仮想アドレスは、そのグル
ープのすべてのプロセスにおいて同じ共有セグメントに
アクセスしなければならない。これによって、グループ
内の１つのプロセスが、仮想アドレスにある専用セグメ
ントをマップし、次にグループ内の残りのプロセスが異
なる共有セグメントをマップするといことがなくなる。
が同じアプリケーションを実行し、同じ仮想アドレスを
使用して同じ物理ページを参照するときは、資源が二重
化されることが明らかである。本質的には、共通セグメ
ントを使用するプロセスの数を確認し、共通セグメント
をグループ・コンテキスト番号「ｋ」によって識別され
る代理アドレス空間に分解することによって、グループ
・プロセスを形成する。このグループ・プロセスは、こ
のアドレス変換方式が以下の条件を採用して正確なアド
レス指定を保証する限り、複数のプロセスに関連づけら
れたただ一つのＴＴＥを使用する。１つの条件は、すべ
ての参加プロセスについてすべての共有セグメントが同
じ仮想アドレスにマップされなければならないことであ
る。これによって、共有セグメントの仮想アドレスから
物理アドレスへのアドレス変換がグループ内のすべての
プロセスについて同じになることが保証される。第２の
条件は、グループ・コンテキスト番号によってアドレス
指定されるアドレス空間が、基本コンテキスト番号に関
連づけられた各専用アドレス空間とは別個のものである
ことである。言い換えると、１つのプロセスにおいて共
有セグメントにアクセスする仮想アドレスは、そのグル
ープのすべてのプロセスにおいて同じ共有セグメントに
アクセスしなければならない。これによって、グループ
内の１つのプロセスが、仮想アドレスにある専用セグメ
ントをマップし、次にグループ内の残りのプロセスが異
なる共有セグメントをマップするといことがなくなる。
【００２４】図５を参照すると、ＴＬＢの各エントリに
関連づけられたアドレス変換制御回路５００は、コンテ
キスト突合わせ回路５２０と、少なくとも１つの比較ユ
ニット５４０と、複数の論路ゲート５６０および５７０
とを備える。アドレス変換制御回路５００は、コンピュ
ータ・アーキテクチャ内に実装された基本コンテキスト
記憶素子３０９ａとグループ・コンテキスト記憶素子３
０９ｂの両方からコンテキスト情報を受け取る。コンテ
キスト記憶素子３０９ａ〜３０９ｂには、「ｍ」ビット
のサイズのコンテキスト番号が入る（「ｍ」は任意のサ
イズ）。さらに、アドレス変換制御回路５００は、特定
のプロセスまたはプロセスのグループに関連づけられた
ＴＴＥタグ５８０を受け取る。図のように、ＴＴＥタグ
５８０はいくつかのビット・フィールドを含むように修
正されている。これらのビット・フィールドにはグロー
バル・ビット・フィールド５８１、コンテキスト選択ビ
ット・フィールド５８２、コンテキスト番号ビット・フ
ィールド、および事前記憶仮想アドレス５８４を保持す
るビット・フィールドが含まれるが、これらだけに限定
されない。ＴＴＥタグ２３０は、６４ビット幅（「ＴＡ
Ｇ［６３：０］」）であることが好ましく、そのうち事
前記憶仮想アドレスが４２ビット幅（「ＴＡＧ［４１：
０］」）、コンテキスト番号フィールドが１３ビット幅
（「ＴＡＧ［６０−４８］」）、コンテキスト選択ビッ
ト・フィールドおよびグローバル・ビット・フィールド
（「ＴＡＧ［６２］」および「ＴＡＧ［６３］」）が１
ビット幅であることが好ましい。ＴＴＥタグ２３０のフ
ィールドは、選定したコンピュータ・アーキテクチャに
応じて他のビット・サイズとすることができる。
関連づけられたアドレス変換制御回路５００は、コンテ
キスト突合わせ回路５２０と、少なくとも１つの比較ユ
ニット５４０と、複数の論路ゲート５６０および５７０
とを備える。アドレス変換制御回路５００は、コンピュ
ータ・アーキテクチャ内に実装された基本コンテキスト
記憶素子３０９ａとグループ・コンテキスト記憶素子３
０９ｂの両方からコンテキスト情報を受け取る。コンテ
キスト記憶素子３０９ａ〜３０９ｂには、「ｍ」ビット
のサイズのコンテキスト番号が入る（「ｍ」は任意のサ
イズ）。さらに、アドレス変換制御回路５００は、特定
のプロセスまたはプロセスのグループに関連づけられた
ＴＴＥタグ５８０を受け取る。図のように、ＴＴＥタグ
５８０はいくつかのビット・フィールドを含むように修
正されている。これらのビット・フィールドにはグロー
バル・ビット・フィールド５８１、コンテキスト選択ビ
ット・フィールド５８２、コンテキスト番号ビット・フ
ィールド、および事前記憶仮想アドレス５８４を保持す
るビット・フィールドが含まれるが、これらだけに限定
されない。ＴＴＥタグ２３０は、６４ビット幅（「ＴＡ
Ｇ［６３：０］」）であることが好ましく、そのうち事
前記憶仮想アドレスが４２ビット幅（「ＴＡＧ［４１：
０］」）、コンテキスト番号フィールドが１３ビット幅
（「ＴＡＧ［６０−４８］」）、コンテキスト選択ビッ
ト・フィールドおよびグローバル・ビット・フィールド
（「ＴＡＧ［６２］」および「ＴＡＧ［６３］」）が１
ビット幅であることが好ましい。ＴＴＥタグ２３０のフ
ィールドは、選定したコンピュータ・アーキテクチャに
応じて他のビット・サイズとすることができる。
【００２５】コンテキスト突合わせ回路５２０は、ＴＴ
Ｅタグ５８０内のコンテキスト番号ビット・フィールド
５８３（サイズは「ｒ」ビット）に入っているコンテキ
スト識別番号を、基本コンテキスト記憶素子３０９ａま
たはグループ・コンテキスト記憶素子３０９ｂに入って
いるコンテキスト番号と比較するように構成されてい
る。コンテキスト選択ビット５８２は、どのコンテキス
ト番号をＴＴＥタグ５８０内のコンテキスト識別番号と
比較するか、すなわち、コンテキスト番号を基本コンテ
キスト記憶素子３０９ａ（コンテキスト選択ビット５８
２がイナクティブの場合）から入手するか、それともグ
ループ・コンテキスト記憶素子３０９ｂ（コンテキスト
選択ビット５８２がアクティブの場合）から入手するか
を動的に選択する。事前記憶仮想アドレス５８４が「共
有」ページに関連づけられている場合、オペレーティン
グ・システム・ソフトウェアはアクティブなコンテキス
ト選択ビット５８２をロードする。それに対して、事前
記憶仮想アドレス５８４が「非共有」ページと関連づけ
られている場合は、コンテキスト選択ビット５８２はイ
ナクティブである。
Ｅタグ５８０内のコンテキスト番号ビット・フィールド
５８３（サイズは「ｒ」ビット）に入っているコンテキ
スト識別番号を、基本コンテキスト記憶素子３０９ａま
たはグループ・コンテキスト記憶素子３０９ｂに入って
いるコンテキスト番号と比較するように構成されてい
る。コンテキスト選択ビット５８２は、どのコンテキス
ト番号をＴＴＥタグ５８０内のコンテキスト識別番号と
比較するか、すなわち、コンテキスト番号を基本コンテ
キスト記憶素子３０９ａ（コンテキスト選択ビット５８
２がイナクティブの場合）から入手するか、それともグ
ループ・コンテキスト記憶素子３０９ｂ（コンテキスト
選択ビット５８２がアクティブの場合）から入手するか
を動的に選択する。事前記憶仮想アドレス５８４が「共
有」ページに関連づけられている場合、オペレーティン
グ・システム・ソフトウェアはアクティブなコンテキス
ト選択ビット５８２をロードする。それに対して、事前
記憶仮想アドレス５８４が「非共有」ページと関連づけ
られている場合は、コンテキスト選択ビット５８２はイ
ナクティブである。
【００２６】コンテキスト突合わせ回路５２０は、コン
テキスト番号が一致していると判断した場合、アクティ
ブ・コンテキスト突合わせ信号を第１の論理ゲート５６
０の第１の入力端子に入力する。第１の論理ゲート５６
０はＯＲゲートとして機能する。一致していないと判断
した場合は、イナクティブ・コンテキスト突合わせ信号
が第１の論理ゲート５６０の第１の入力端子に転送され
る。さらに、特定の変換はコンテキストに依存しない場
合があるため、グローバル・ビット５８１が第１の論理
ゲート５６０の第２の入力端子に入力される。すべての
プロセスがオペレーティング・システム・カーネルを、
そのアドレス空間の同じ仮想アドレスにマップするの
で、たとえば、グローバル・ビット５８１はオペレーテ
ィング・システムに対してオペレーティング・システム
自体に単一のＴＴＥを使用する仕組みを与える。しか
し、オペレーティング・システムには現在、別個の保護
ドメインが割り振られ、それによってオペレーティング
・システムはより大きな仮想アドレスを持つことができ
るため、このアーキテクチャはあまり頻繁には使用され
ない。現在の多くのアーキテクチャではグローバル・ビ
ット５８１を使用することができないため、その使用は
このアドレス指定アーキテクチャにとっては任意選択で
ある。
テキスト番号が一致していると判断した場合、アクティ
ブ・コンテキスト突合わせ信号を第１の論理ゲート５６
０の第１の入力端子に入力する。第１の論理ゲート５６
０はＯＲゲートとして機能する。一致していないと判断
した場合は、イナクティブ・コンテキスト突合わせ信号
が第１の論理ゲート５６０の第１の入力端子に転送され
る。さらに、特定の変換はコンテキストに依存しない場
合があるため、グローバル・ビット５８１が第１の論理
ゲート５６０の第２の入力端子に入力される。すべての
プロセスがオペレーティング・システム・カーネルを、
そのアドレス空間の同じ仮想アドレスにマップするの
で、たとえば、グローバル・ビット５８１はオペレーテ
ィング・システムに対してオペレーティング・システム
自体に単一のＴＴＥを使用する仕組みを与える。しか
し、オペレーティング・システムには現在、別個の保護
ドメインが割り振られ、それによってオペレーティング
・システムはより大きな仮想アドレスを持つことができ
るため、このアーキテクチャはあまり頻繁には使用され
ない。現在の多くのアーキテクチャではグローバル・ビ
ット５８１を使用することができないため、その使用は
このアドレス指定アーキテクチャにとっては任意選択で
ある。
【００２７】第１の論理ゲート５６０の入力の一方がア
クティブ信号を受け取った場合、第１の論理ゲート５６
０は、第２の論理ゲート５７０の第１の入力端子にアク
ティブ信号を送る。アドレス指定アーキテクチャがグロ
ーバル・ビット５８１を使用しない場合は、当然、論理
ゲート５６０を取り除き、この実施形態ではコンテキス
ト突合わせ回路５２０の出力を第２の論理ゲート５７０
に送ることができる。第２の論理ゲート５７０はＡＮＤ
ゲートとして機能することが好ましい。第２の論理ゲー
ト５７０の第２の入力端子は、比較ユニット５４０の出
力端子に結合され、比較ユニット５４０は、ＴＴＥタグ
に含まれている事前記憶仮想アドレスをプロセッサから
送られた要求仮想アドレスと比較する。この２つの仮想
アドレスが同じ場合、ＴＴＥに正しい変換情報が入って
いることを示し、比較ユニット５４０は第２の論理ゲー
ト５７０の第２の入力端子にアクティブ比較信号を出力
する。これによって、第２の論理ゲート５７０はプロセ
ッサに変換「ヒット」信号を出力して、ＴＬＢによって
そのアドレス変換に対応することができることを示す。
それに対して、第１の論理ゲート５６０（またはグロー
バル・ビットがない場合はコンテキスト突合わせ回路）
がイナクティブ信号を出力するか、比較ユニット５４０
がイナクティブ信号を出力する場合、アドレス変換回路
５００は変換「ミス」信号を出力して、ＴＬＢに変換が
入っておらず、したがってカーネル・ページ・テーブル
へのアクセスが必要であることを示す。
クティブ信号を受け取った場合、第１の論理ゲート５６
０は、第２の論理ゲート５７０の第１の入力端子にアク
ティブ信号を送る。アドレス指定アーキテクチャがグロ
ーバル・ビット５８１を使用しない場合は、当然、論理
ゲート５６０を取り除き、この実施形態ではコンテキス
ト突合わせ回路５２０の出力を第２の論理ゲート５７０
に送ることができる。第２の論理ゲート５７０はＡＮＤ
ゲートとして機能することが好ましい。第２の論理ゲー
ト５７０の第２の入力端子は、比較ユニット５４０の出
力端子に結合され、比較ユニット５４０は、ＴＴＥタグ
に含まれている事前記憶仮想アドレスをプロセッサから
送られた要求仮想アドレスと比較する。この２つの仮想
アドレスが同じ場合、ＴＴＥに正しい変換情報が入って
いることを示し、比較ユニット５４０は第２の論理ゲー
ト５７０の第２の入力端子にアクティブ比較信号を出力
する。これによって、第２の論理ゲート５７０はプロセ
ッサに変換「ヒット」信号を出力して、ＴＬＢによって
そのアドレス変換に対応することができることを示す。
それに対して、第１の論理ゲート５６０（またはグロー
バル・ビットがない場合はコンテキスト突合わせ回路）
がイナクティブ信号を出力するか、比較ユニット５４０
がイナクティブ信号を出力する場合、アドレス変換回路
５００は変換「ミス」信号を出力して、ＴＬＢに変換が
入っておらず、したがってカーネル・ページ・テーブル
へのアクセスが必要であることを示す。
【００２８】図６Ａおよび図６Ｂを参照すると、コンテ
キスト突合わせ回路５２０の実施形態が図示されてい
る。図６Ａで、コンテキスト突合わせ回路５２０はマル
チプレクシング・ユニット５２１および比較ユニット５
２２として図示されている。マルチプレクシング・ユニ
ット５２１は、入力値として基本コンテキスト記憶素子
３０９ａのコンテキスト番号と、グループ・コンテキス
ト記憶素子３０９ｂのコンテキスト番号と、ＴＴＥタグ
のコンテキスト選択ビットのビット値に基づく選択信号
とを受け取る「ｒ」デュアル入力マルチプレクサを特徴
としている。しかし、コンテキスト選択フィールドのビ
ット・サイズとマルチプレクサの構成および特性によっ
て、他の実施形態も使用することができる。比較ユニッ
ト５２２はデュアル入力比較器として図示されている
が、他の構成要素も使用可能である。
キスト突合わせ回路５２０の実施形態が図示されてい
る。図６Ａで、コンテキスト突合わせ回路５２０はマル
チプレクシング・ユニット５２１および比較ユニット５
２２として図示されている。マルチプレクシング・ユニ
ット５２１は、入力値として基本コンテキスト記憶素子
３０９ａのコンテキスト番号と、グループ・コンテキス
ト記憶素子３０９ｂのコンテキスト番号と、ＴＴＥタグ
のコンテキスト選択ビットのビット値に基づく選択信号
とを受け取る「ｒ」デュアル入力マルチプレクサを特徴
としている。しかし、コンテキスト選択フィールドのビ
ット・サイズとマルチプレクサの構成および特性によっ
て、他の実施形態も使用することができる。比較ユニッ
ト５２２はデュアル入力比較器として図示されている
が、他の構成要素も使用可能である。
【００２９】この実施形態では、コンテキスト選択ビッ
トに従ってどちらのコンテキスト番号を選択しても、そ
れが比較ユニット５２２の第１の入力端子に入力され
る。ＴＴＥタグに入っているコンテキスト識別番号が比
較ユニット５２２の第２の入力端子に入力され、この２
つの値が比較される。両者が同じ場合、比較ユニット５
２２はアクティブ比較信号を第１の論理ゲート５６０の
第１の入力端子に出力する。同じでない場合は、第１の
論理ゲート５６０にイナクティブ比較信号を出力する。
トに従ってどちらのコンテキスト番号を選択しても、そ
れが比較ユニット５２２の第１の入力端子に入力され
る。ＴＴＥタグに入っているコンテキスト識別番号が比
較ユニット５２２の第２の入力端子に入力され、この２
つの値が比較される。両者が同じ場合、比較ユニット５
２２はアクティブ比較信号を第１の論理ゲート５６０の
第１の入力端子に出力する。同じでない場合は、第１の
論理ゲート５６０にイナクティブ比較信号を出力する。
【００３０】図６Ｂにコンテキスト突合わせ回路の他の
実施形態を示す。この実施形態では、グループ・コンテ
キスト記憶素子と基本コンテキスト記憶素子の双方のコ
ンテキスト番号が、それぞれ比較ユニット５３０と５３
１の第１の入力端子に入力される。これらのコンテキス
ト番号は並列して、ＴＴＥタグによって与えられるコン
テキスト識別番号と比較される。その結果、比較ユニッ
ト５３０および５３１はそれぞれの比較信号を出力し、
それがそれぞれＡＮＤゲートとして機能する第１および
第２の突合わせ論理ゲート５３２および５３３の第１の
入力端子に入力される。第１の突合わせ論理ゲート５３
２は、第２の入力値としてＴＴＥタグからコンテキスト
選択ビット値を受け取る。コンテキスト選択のビット値
はインバータ・ゲート５３４によって反転されるたた
め、第２の突合わせ論理ゲート５３３は、第２の入力値
としてコンテキスト選択ビットの補数を受け取る。した
がって、第１および第２の突合わせ論理ゲート５３２お
よび５３３のうちの一方だけが、図５の第１の論理ゲー
ト５６０にアクティブ信号を出力する。したがって、こ
の実施形態では、第１の論理ゲート５６０は、グローバ
ル・ビットを使用する場合は３つの入力端子を必要とし
て３入力ＯＲゲートとして機能し、グローバル・ビット
を使用しない場合は２入力ＯＲゲートとして機能する。
実施形態を示す。この実施形態では、グループ・コンテ
キスト記憶素子と基本コンテキスト記憶素子の双方のコ
ンテキスト番号が、それぞれ比較ユニット５３０と５３
１の第１の入力端子に入力される。これらのコンテキス
ト番号は並列して、ＴＴＥタグによって与えられるコン
テキスト識別番号と比較される。その結果、比較ユニッ
ト５３０および５３１はそれぞれの比較信号を出力し、
それがそれぞれＡＮＤゲートとして機能する第１および
第２の突合わせ論理ゲート５３２および５３３の第１の
入力端子に入力される。第１の突合わせ論理ゲート５３
２は、第２の入力値としてＴＴＥタグからコンテキスト
選択ビット値を受け取る。コンテキスト選択のビット値
はインバータ・ゲート５３４によって反転されるたた
め、第２の突合わせ論理ゲート５３３は、第２の入力値
としてコンテキスト選択ビットの補数を受け取る。した
がって、第１および第２の突合わせ論理ゲート５３２お
よび５３３のうちの一方だけが、図５の第１の論理ゲー
ト５６０にアクティブ信号を出力する。したがって、こ
の実施形態では、第１の論理ゲート５６０は、グローバ
ル・ビットを使用する場合は３つの入力端子を必要とし
て３入力ＯＲゲートとして機能し、グローバル・ビット
を使用しない場合は２入力ＯＲゲートとして機能する。
【００３１】コンテキスト突合わせ回路の第２の実施形
態に伴う利点は、アドレス変換制御回路内の論理回路の
量が削減されることに関連する。この場合、ｎビット比
較器と２ビット・マルチプレクサを必要とし、実装がよ
り難しいｎビット・マルチプレクサは必要がない。さら
に、比較器を並列して処理することができ、それによっ
てシステムの合計ゲート遅延が少なくなる。
態に伴う利点は、アドレス変換制御回路内の論理回路の
量が削減されることに関連する。この場合、ｎビット比
較器と２ビット・マルチプレクサを必要とし、実装がよ
り難しいｎビット・マルチプレクサは必要がない。さら
に、比較器を並列して処理することができ、それによっ
てシステムの合計ゲート遅延が少なくなる。
【００３２】以上、改良型アドレス指定方式について説
明した。当業者なら、本発明の代替実施態様がわかるで
あろう。好ましい実施例は、例示のために使用したので
あり、本発明の範囲を限定するものとみなすべきではな
い。
明した。当業者なら、本発明の代替実施態様がわかるで
あろう。好ましい実施例は、例示のために使用したので
あり、本発明の範囲を限定するものとみなすべきではな
い。
【図１】 従来の順送りページ・テーブル・マッピング
方式を示す図。
方式を示す図。
【図２】 ＴＬＢの変換テーブルのデータ構造体とＴＴ
Ｅエントリを示すブロック図（Ａ）、ＴＬＢの変換テー
ブルと共に使用される従来のタグ比較回路を示すブロッ
ク図（Ｂ）、共通マスク変換方式をサポートするＴＴＥ
のコンテキストＩＤのデータ構造体を示すブロック図
（Ｃ）。
Ｅエントリを示すブロック図（Ａ）、ＴＬＢの変換テー
ブルと共に使用される従来のタグ比較回路を示すブロッ
ク図（Ｂ）、共通マスク変換方式をサポートするＴＴＥ
のコンテキストＩＤのデータ構造体を示すブロック図
（Ｃ）。
【図３】 改良型ソフトウェア管理ＴＬＢ変換方式を使
用するコンピュータ・システムを示すブロック図。
用するコンピュータ・システムを示すブロック図。
【図４】 改良型ソフトウェア管理ＴＬＢ変換方式を示
すデータ構造の図。
すデータ構造の図。
【図５】 改良型ソフトウェア管理ＴＬＢ変換方式をサ
ポートするアドレス指定変換制御回路の実施形態を示す
図。
ポートするアドレス指定変換制御回路の実施形態を示す
図。
【図６】 図５のコンテキスト突合わせ回路のそれぞれ
異なる二つの実施形態を示す詳細ブロック図。
異なる二つの実施形態を示す詳細ブロック図。
３０５ 処理装置、 ３０６ プロセッサ、 ３０７
メモリ管理ユニット ３０８ 変換索引バッファ、 ３０９ コンテキスト記
憶素子、 ３１０ メイン・メモリ、 ３１５ 第１の
バス、 ３２０ 入出力コントローラ ３５０ 端末、 ３６０ 通信リンク、 ４１０ カー
ネル・ページ・テーブル、 ４２０ 変換ソフトウェア
・バッファ、 ４３０ ＴＬＢ、 ５００ アドレス変
換制御回路、 ５２０ コンテキスト突合わせ回路、
５２１ マルチプレクシング・ユニット、 ５２２、５
３０、５３１、５４０ 比較ユニット、５３２、５３３
突合わせ論理ゲート。
メモリ管理ユニット ３０８ 変換索引バッファ、 ３０９ コンテキスト記
憶素子、 ３１０ メイン・メモリ、 ３１５ 第１の
バス、 ３２０ 入出力コントローラ ３５０ 端末、 ３６０ 通信リンク、 ４１０ カー
ネル・ページ・テーブル、 ４２０ 変換ソフトウェア
・バッファ、 ４３０ ＴＬＢ、 ５００ アドレス変
換制御回路、 ５２０ コンテキスト突合わせ回路、
５２１ マルチプレクシング・ユニット、 ５２２、５
３０、５３１、５４０ 比較ユニット、５３２、５３３
突合わせ論理ゲート。
フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.
Claims (6)
- 【請求項１】 プロセッサと、事前記憶仮想アドレスお
よびコンテキスト識別番号を含む少なくとも１つの変換
テーブル・エントリを有する変換テーブルを含む変換索
引バッファと協調して動作するように構成され、プロセ
ッサから要求された仮想アドレスを物理アドレスに変換
するように構成されたアドレス変換制御回路であって、 第１のコンテキスト記憶素子に第１のコンテキスト番号
が含まれ、第２のコンテキスト記憶素子に第２のコンテ
キスト番号が含まれる複数のコンテキスト記憶素子と、 前記複数のコンテキスト記憶素子に結合され、前記コン
テキスト識別番号が前記第１および第２のコンテキスト
番号のうちの１つである選択されたコンテキスト番号と
等価で、事前記憶仮想アドレスが要求された仮想アドレ
スと等価である場合に、変換ヒット信号を出力して変換
索引バッファが現在物理アドレスを格納していることを
示す回路とを備えるアドレス変換制御回路。 - 【請求項２】 プロセッサと、事前記憶仮想アドレスお
よびコンテキスト識別番号を含む少なくとも１つの変換
テーブル・エントリを有する変換テーブルを含む変換索
引バッファと協調して動作するように構成され、プロセ
ッサから要求された仮想アドレスを物理アドレスに変換
するように構成されたアドレス変換制御回路であって、 第１のコンテキスト番号を記憶するように構成された基
本コンテキスト記憶素子と、 第２のコンテキスト番号を記憶するように構成されたグ
ループ・コンテキスト記憶素子と、 前記基本コンテキスト記憶素子から前記第１のコンテキ
スト番号と、前記グループ・コンテキスト記憶素子から
前記第２のコンテキスト番号と、少なくとも１つの変換
テーブル・エントリから前記コンテキスト識別番号とを
受け取り、前記コンテキスト識別番号が前記第１および
第２のコンテキスト番号のうちの１つである選択された
コンテキスト番号と等価であるか否かを示す少なくとも
１つのコンテキスト突合わせ信号を出力するように構成
されたコンテキスト突合わせ回路と、 事前記憶仮想アドレスを要求された仮想アドレスと比較
し、事前記憶仮想アドレスが要求された仮想アドレスと
等価であるか否かを示す比較信号を出力するように構成
された比較ユニットと、 前記コンテキスト突合わせ回路と前記比較ユニットとに
結合され、前記コンテキスト突合わせ信号が前記コンテ
キスト識別番号が前記選択されたコンテキスト番号と等
価であることを示し、前記比較信号が事前記憶仮想アド
レスが要求された仮想アドレスと等価であることを示し
ている場合、変換ヒット信号を出力するように構成され
た論理ユニットとを備えるアドレス変換制御回路。 - 【請求項３】 バスと、 前記バスに結合された処理ユニットとを備えるコンピュ
ータ・システムであって、前記処理ユニットが、 要求された仮想アドレスを物理アドレスに変換する要求
を発行するように構成されたプロセッサと、 前記プロセッサに結合されたメモリ管理ユニットとを含
み、そのメモリ管理ユニットは、 事前記憶仮想アドレスとコンテキスト識別番号とを含む
少なくとも１つの変換テーブル・エントリを有する変換
テーブルを含む変換索引バッファと、 （ｉ）第１のコンテキスト番号と第２のコンテキスト番
号と前記コンテキスト識別番号とを受け取り、（ｉｉ）
前記コンテキスト識別番号が前記第１および第２のコン
テキスト番号のうちの１つである選択されたコンテキス
ト番号と等価であり、事前記憶仮想アドレスが要求され
た仮想アドレスと等価である場合に変換ヒット信号を出
力して変換索引バッファに現在物理アドレスが格納され
ていることを示すように構成されたアドレス変換制御回
路とを含むコンピュータ・システム。 - 【請求項４】 バスと、 前記バスに結合された処理ユニットとを備えるコンピュ
ータ・システムであって、前記処理ユニットは、 要求された仮想アドレスの変換を要求するプロセッサ
と、 前記プロセッサに結合されたメモリ管理ユニットとを含
み、そのメモリ管理ユニットは、 事前記憶仮想アドレスおよびコンテキスト識別番号を含
む少なくとも１つの変換テーブル・エントリを有する変
換テーブルを含む変換索引バッファと、 アドレス変換制御回路とを含み、そのアドレス変換制御
回路は、 第１のコンテキスト番号を保持するように構成された基
本コンテキスト記憶素子と、 第２のコンテキスト番号を保持するように構成されたグ
ループ・コンテキスト記憶素子と、 前記基本コンテキスト記憶素子から前記第１のコンテキ
スト番号と、前記グループ・コンテキスト記憶素子から
前記第２のコンテキスト番号と、少なくとも１つの変換
テーブル・エントリとから前記コンテキスト識別番号を
受け取り、前記コンテキスト識別番号が前記第１および
第２のコンテキスト番号のうちの１つである選択された
コンテキスト番号と等価であるか否かを示す少なくとも
１つのコンテキスト突合わせ信号を出力するコンテキス
ト突合わせ回路と、 事前記憶仮想アドレスを要求された仮想アドレスと比較
し、事前記憶仮想アドレスが要求された仮想アドレスと
等価であるか否かを示す比較信号を出力する比較ユニッ
トと、 前記コンテキスト突合わせ回路と前記比較ユニットとに
結合され、前記コンテキスト突合わせ信号が前記コンテ
キスト識別番号が前記選択されたコンテキスト番号と等
価であることを示し、前記比較信号が事前記憶仮想アド
レスが要求された仮想アドレスと等価であることを示す
場合に、変換ヒット信号を出力する論理ユニットとを含
むコンピュータ・システム。 - 【請求項５】 変換索引バッファを使用して電子装置か
らの仮想アドレスを物理アドレスに変換する方法であっ
て、 第１のコンテキスト番号を、基本コンテキスト記憶素子
にロードするステップと、 第２のコンテキスト番号を、グループ・コンテキスト記
憶素子にロードするステップと、 仮想アドレスに関連づけられた変換索引バッファの変換
テーブルの変換テーブル・エントリのタグ部分を得るス
テップであって、そのタグ部分は、コンテキスト選択ビ
ットとコンテキスト識別番号と事前記憶仮想アドレスと
を含むステップと、 前記第１および第２のコンテキスト番号のうちの１つを
選択するステップと、 前記第１および第２のコンテキスト番号のうちの前記１
つを前記コンテキスト識別番号と比較するステップと、 前記事前記憶仮想アドレスを仮想アドレスと比較するス
テップと、 （ｉ）前記第１および第２のコンテキスト番号のうちの
前記１つが前記コンテキスト識別番号と等価で、（ｉ
ｉ）前記事前記憶仮想アドレスが仮想アドレスと等価で
あることを条件として、変換ヒット信号を送信するステ
ップとを含む方法。 - 【請求項６】 （ｉ）前記第１および第２のコンテキス
ト番号が前記記憶コンテキスト番号と等価でないかまた
は、（ｉｉ）前記記憶仮想アドレスが仮想アドレスと等
価でないことを条件として、変換ミス信号を送信するス
テップをさらに含む請求項５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/620,464 US5754818A (en) | 1996-03-22 | 1996-03-22 | Architecture and method for sharing TLB entries through process IDS |
| US08/620464 | 1996-03-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1083352A true JPH1083352A (ja) | 1998-03-31 |
| JP3920395B2 JP3920395B2 (ja) | 2007-05-30 |
Family
ID=24486057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08721097A Expired - Lifetime JP3920395B2 (ja) | 1996-03-22 | 1997-03-24 | アドレス変換制御回路及びアドレス変換方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5754818A (ja) |
| EP (1) | EP0797149B1 (ja) |
| JP (1) | JP3920395B2 (ja) |
| DE (1) | DE69707181T2 (ja) |
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