JPH1124992A - バックマップを有しないマルチセット仮想キャッシュでの制限された仮想アドレスエイリアシングおよび高速コンテキスト切換え - Google Patents

バックマップを有しないマルチセット仮想キャッシュでの制限された仮想アドレスエイリアシングおよび高速コンテキスト切換え

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JPH1124992A
JPH1124992A JP10139776A JP13977698A JPH1124992A JP H1124992 A JPH1124992 A JP H1124992A JP 10139776 A JP10139776 A JP 10139776A JP 13977698 A JP13977698 A JP 13977698A JP H1124992 A JPH1124992 A JP H1124992A
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Abstract

(57)【要約】 （修正有） 【解決手段】 仮想アドレスエイリアシングをサポート
する装置においては、先ず、仮想キャッシュに対するア
ドレスがインターセプトされる。これらアドレスのエイ
リアシング（メモリの同じロケーションに対して１つよ
り多い仮想アドレスが存在する）があるかの決定がなさ
れる。そうでない場合には、それらアドレスは、単に、
仮想キャッシュへ通される。エイリアシングがある場合
には、デエイリアシングが行われる。新しいアドレスが
発生され、エイリアシングされていたアドレスが仮想キ
ャッシュの同じロケーションへ向けられるように仮想キ
ャッシュへと向けられる。 【効果】 ＣＰＵがエイリアシングされた仮想アドレス
を透過的に発することができるので、仮想アドレスエイ
リアシングを使用するオペレーティングシステムがサポ
ートされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には、キャ
ッシュアドレスパスのハードウエア変更に関するもので
あり、より詳細には、仮想アドレスエイリアシングをサ
ポートする方法および装置に関するものである。
【０００２】
【従来の技術】データ／命令キャッシュに対する仮想ア
ドレッシングは、物理アドレッシング技法に比べて利点
を有している。仮想アドレスを使用するソフトウエア
は、リローケーションに関連して有利であり、特に、多
重処理環境において有用である。さらに、ハードドライ
ブの如きより大きなデータストアにデータ／命令をキュ
ッシングすることにより、マシンに存在する物理メモリ
よりも大きなメモリを必要とするプログラムを実行する
ことができる。
【０００３】しかしながら、典型的には、ハードウエア
は、仮想アドレッシングをサポートするために待ち時間
ペナルティを被る。ソフトウエアによって発生され中央
処理装置（ＣＰＵ）または入力／出力（Ｉ／Ｏ）装置か
ら発せられる仮想アドレスは、先ず、翻訳バッファを使
用して仮想アドレスを物理アドレスへと変換するメモリ
管理装置（ＭＭＵ）へと通されねばならない。それか
ら、この物理アドレスは、物理的にアドレスされるキャ
ッシュへと通される。しかしながら、これらのオペレー
タは、直列的であるため、すなわち、仮想−物理アドレ
ス翻訳に続いて物理アドレッシングを行なうので、情報
がキャッシュから戻されて受信されるまでに時間がかか
り、また、所望の情報がキャッシュに存在しないような
キャッシュミスの決定前に時間がかかってしまう。
【０００４】仮想アドレッシングに通常伴うハードウエ
ア待ち時間を除去するようにした、仮想キャッシュ、す
なわち、仮想アドレッシングをサポートするキャッシュ
が開発されてきている。ＣＰＵからの仮想アドレスは、
ＭＭＵおよび仮想キャッシュへ並列に通される。ＭＭＵ
は、キャッシュアドレッシングおよび物理アドレスのた
めの許可／アクセスを与え、仮想キャッシュは、アドレ
スされた情報を返すか、または、キャッシュミスを返
す。キャッシュミス状況においては、ＭＭＵの物理アド
レスが使用される。
【０００５】仮想キャッシュで生ずる共通の問題点は、
エイリアシング、すなわち、多重の仮想アドレスがメモ
リの同じ物理アドレスにマッピングされてしまうことで
ある。このような場合には、ライトバックデータキャッ
シュに問題が生じ、主メモリへ戻されるまで、データが
有効な場所のみがキャッシュにあるように、ソフトウエ
アがそのキャッシュのデータを更新する。仮想キャッシ
ュにエイリアシングされた仮想アドレスが存在する場合
には、互いにインコヒーレントである仮想キャッシュの
部分が生じてしまう。データが戻されるとき、主メモリ
は、ＣＰＵによって元々キャッシュに対してなされた変
化の部分のみを含みうる。
【０００６】ハードウエアは、どうしても仮想アドレス
エイリアシングの問題に直面する。それは、付加的ハー
ドウエアでサポートされるか、または、単に無効とされ
るか、すなわち、サポートされないかであり、これは、
そのソフトウエア両立性を制限する。
【０００７】仮想アドレスエイリアシングに対するハー
ドウエアサポートは、バックマップの形をとる。これ
は、キャッシュと並列なタグストアである。バックマッ
プは、キャッシュミスに関して、アクセスされたブロッ
クが既にキャッシュに存在するがエイリアシングされた
アドレスの下にあるかを指示する。バックマップは、キ
ャッシュミスについてのみ調べられるようにクリチカル
パスの外にあるという点で利点がある。したがって、こ
れらは、待ち時間を増大しない。しかしながら、各キャ
ッシュロケーションに対して付加的なタグストアを設け
ねばならないという欠点がある。このために、多くのハ
ードウエアシステムは、仮想アドレスエイリアシングの
ためにバックマップを設けていない。
【０００８】
【発明の概要】本発明は、プロセススロット粒度でキャ
ッシュアドレスに対してハードウエア変更をすることに
向けられている。このスケールでの仮想アドレスエイリ
アシングは、多重処理オペレーティングシステムにおい
ては普通である。本発明は、多重のエイリアシングされ
たアドレスのためのハードウエアサポートを提供するも
のであり、すなわち、ＣＰＵの観点から、アドレススペ
ースにおいて同じ物理アドレスに対する多重仮想アドレ
スをサポートする。しかしながら、この変更は、待ち時
間に実質的に影響を与えない。
【０００９】本発明は、広義においては、仮想キャッシ
ュのためのアドレスを発生する方法および装置に関す
る。本発明は、オペレーティングシステムがアクティブ
プロセスの間でのエイリアシングの可能性を必要とする
だけであるような状況において最も有用である。より詳
細に述べると、本発明は、２つの仮想アドレスロケーシ
ョンに現在のプロセスのみが存在することを必要とする
システムにおける同じ物理アドレスに対する多重仮想ア
ドレスを効果的にサポートする。
【００１０】次の実施例に関する説明は、仮想アドレス
エイリアシングをサポートする方法を特徴付けている。
仮想キャッシュおよび／またはメモリ管理装置に対する
アドレスは、先ず、インターセプトされ、そのアドレス
がエイリアシングされているかの判断がなされ、すなわ
ち、１つより多い仮想アドレスがメモリの同じロケーシ
ョンに存在するかの判断がなされる。もし、エイリアシ
ングされていな場合には、それらアドレスは、単に、仮
想キャッシュおよび／またはメモリ管理装置へ通され
る。しかしながら、エイリアシングがある場合には、デ
エイリアシング（dealiasing）が行われる。新しいアド
レスが発生され、仮想キャッシュおよび／またはメモリ
管理装置へと通され、エイリアシングされているアドレ
スが仮想キャッシュの同じロケーションへと向けられる
ようにされる。このようにして、仮想アドレスエイリア
シングを使用するオペレーティングシステムは、サポー
トされる。何故ならば、ＣＰＵは、透過的にエイリアシ
ングされた仮想アドレスを発し得るからである。しかし
ながら、これらのアドレスは、仮想キャッシュにおける
同じロケーションへ向けられ、それらアドレスは、キャ
ッシュの観点からはエイリアシングされていないように
なり、したがって、アドレススペースエイリアシングを
補償するために他のハードウエアを必要としないように
することができる。
【００１１】好ましい実施例では、アドレスは、仮想キ
ャッシュおよびメモリ管理装置の両方へ通される。しか
しながら、ここで認識すべきことは、他の状況において
は、キャッシュまたはメモリ管理装置の個々に対するパ
スに関して本発明のデエリアザー（dealiaser)を実施す
るのが望ましいということである。
【００１２】他の実施例では、仮想キャッシュは、現在
のプロセススロットとアクティブプロセススロットのう
ちの１つとの間でアドレスエイリアシングが存在する状
態で、別々のアクティブプロセスに対応するプロセスス
ロットへと分割される。現在のプロセススロットに対す
るアドレスは、エイリアシングされたアクティブプロセ
ススロットにアクセスするためにリダイレクションされ
る。これは、現在のプロセススロットに対するアドレス
を検出し、エイリアシングされたアクティブプロセスス
ロットにアクセスするように変更することによって達成
される。いくつかの実施例では、アドレスの高位ビット
のみを変更するだけでよい。
【００１３】
【発明の実施の形態】次に、添付図面に基づいて、本発
明の好ましい実施例について、本発明をより詳細に説明
する。添付図面において、同様の参照符号は、同様の部
分を示すものである。また、これら図面は、尺度におい
て必ずしも同じでなく、むしろ、本発明の好ましい実施
例を例示するために強調がなされている。
【００１４】あるいくつかのオペレーティングシステ
ム、例えば、Windows TM ＣＥが有名であるが、これら
は、プロセス管理において仮想アドレスエイリアシング
を使用している。Windows TM ＣＥの特定の例のコンテ
キストにおいては、オペレーティングシステムは、仮想
アドレススペースの下位の２つのギガバイト（ＧＢ）を
６４スロット０．．６３に分割している。最上位仮想ア
ドレス（ＶＡ）ビットは、ユーザスペースとシステムス
ペースとの間で選択する。このビットは、ユーザスペー
スでクリアされる（ＶＡ＜３１＞＝＝０）。
【００１５】ユーザスペースにおける最初のスロット、
すなわち、最上位７ビットが零に等しい（ＶＡ＜３１：
２５＞＝＝０）仮想アドレスによって指定されるスロッ
ト０は、現在実行されているプロセスに対するものであ
る。スロット１から６３（ＶＡ＜３１：２５＞＝＝
１．．６３）は、このシステムによってサポートされる
６３のアクティブプロセスを保持する。これらのプロセ
スの各々は、３２メガバイト（ＭＢ）へ制限される。こ
のコンフィギュレーションは、図１に例示されている。
【００１６】このような構成は、有用である。何故なら
ば、インタープロセスコミュニケーションを容易とする
からである。これらプロセスは、次のようにアドレスを
確立するだけで互いにアドレスする。 ＶＡ＝procNum * ２25＋addressInProc ここで、procNum ＝1.６３であり、すなわち、他のアク
ティブプロセスのうちの１つおよびaddressInProc ＝
０．．１×１ＦＦＦＦＦＦ
【００１７】仮想アドレスエイリアシングが起きる。何
故ならば、ＣＰＵをランさせている現在のプロセスまた
はアクティブプロセスは、そのスロット、すなわち、
１．．６３のうちの１つおよにスロット０の両方に対し
て仮想アドレススペースにてマップされる。図１の例で
は、スロット＃４におけるプロセスは、現在のプロセス
であり、したがって、スロット＃０にて見出される。こ
のようなオペレーティングシステムは、バックマッピン
グハードウエアを必要とするようなページレベルでの仮
想アドレスエイリアシングを必要としていない。その代
わりに、仮想アドレスエイリアシングは、サポートされ
たアプリケーションの間で、または、プロセススロット
スケールで起きる。
【００１８】仮想アドレスデエリアザーの効果は、図２
に例示されている。スロット１．．６３プロセスパスに
おけるアクティブプロセスの任意の１つに対する仮想ア
ドレスは、仮想キャッシュを通して不変である。しかし
ながら、スロット０における現在のプロセスに対するど
のアドレスもハードウエアにおて、スロット１から６３
におけるプロセスのうちの現在の１つへと、すなわち、
例示した例におけるスロット＃４におけるプロセスへと
リダイレクションされる。
【００１９】効果において、データおよび命令アドレス
パスに対して次のようなフィクスアップ（fix-ｕp)がな
される。 ここで、va＝ＣＰＵからのアドレス va′＝仮想アドレスデエリアザーからのＭＭＵおよび仮
想キャッシュへ送られた仮想アドレスであり、ＣＰＲ
は、現在のプロセスの番号（１．．６３）を保持する付
加レジスタである。
【００２０】図３は、本発明を使用したマイクロプロセ
ッサ１０の構成を例示している。好ましい実施例では、
プロセッサは、StrongARM 1100型プロセッサである。一
般的には、レジスタファイル１２は、読取りポートＲＮ
およびＲＭを介して、データを演算論理装置（ＡＬＵ）
および乗算器（Ｍｕｌ）１４へ供給する。シフタ１３
が、読取りポートＲＭに配置されており、シフトコント
ローラ３６およびレジスタファイルポートＲＳによって
制御される。読取りポートＲＭは、また、ＰＣマルチプ
レクサ１５によって、新しいプログラムカウンタのため
のソースとして選択されうる。他のプログラムソースが
示されている。アドフォアインクレメンター（add-four
incrementer) １６が使用され、または、ＡＬＵ１４の
レッグまたはブランチ命令のための前のＰＣからの出力
をシフトする変位マルチプレクサ１８が使用されうる。
【００２１】ＰＣマルチプレクサ１５からの命令は、こ
れらの成分の観点からエイリアシングを除去するため
に、命令キャッシュ２０および命令メモリ管理装置２２
の前に本発明の仮想アドレスデエリアザー１００に通さ
れる。結果として、ＭＭＵ２２における仮想キャッシュ
２０または翻訳バッファは、エイリアシングされたアド
レスを有さず、したがって、エイリアシングをサポート
するための適当なハードウエアを必要としない。
【００２２】データ側で、データ仮想キャッシュ２４お
よびデータＭＭＵ２６に対するロード／ストアアドレス
ＬＤ／ＳＴのソースは、ＬＤ／ＳＴマルチプレクサ２８
である。これは、３つの入力から、すなわち、レジスタ
ファイル１２からの読取りポートＲＮ、ＡＬＵ１４から
の出力、または、バイトアドレスキャッシュ２４におけ
る次の３２ビットアドレスを選択するアドレスインクレ
メントー３０を選択する。仮想キャッシュからのアドレ
スされたデータは、レジスタファイル１２のロードバス
Lbusへ通される。
【００２３】第２のデータデエリアザー１００が、デー
タアドレスをデエイリアシングするために仮想データキ
ャッシュ２４およびデータＭＭＵ２６へのアドレスをイ
ンターセプトするように配置される。
【００２４】図４は、命令またはデータ仮想キャッシュ
およびＭＭＵのうちのどちらか、または両方のためのデ
エリアザー１００の１つのハードウエア実施を示してい
る。３２ビット仮想アドレスＶＡ＜３１：０＞が、ＡＬ
Ｕまたは他のソースからデエリアザー１００で受け取ら
れる。その仮想アドレスの上位７ビットの値は、ロジッ
ク１１０において０と比較される。ロジック１１０は、
例えば、７入力ＮＯＲゲートとして実施されうる。この
ロジック１１０の出力は、マルチプレクサ１１２のため
の選択ビットとして使用される。もし、仮想アドレスＶ
Ａがスロット０において現在のプロセスに対するもので
ない場合には、その仮想アドレスは、デエリアザーを通
して不変のままＶＡ′としてＭＭＵおよび仮想キャッシ
ュの両方へ通される。何故ならば、マルチプレクサ１１
２は、そのsel ＝０入力でＶＡを通すからである。しか
しながら、もし、アドレスがスロット０において現在の
プロセスのためのものである場合には、その仮想アドレ
スの下位２５ビットは、デエリアザー１００のマルチプ
レクサ１１２に通される。上位７ビットは、１．．６３
アクティブプロセススロットの中で現在のプロセスのス
ロットアドレスへと変えられる。これらの７ビットの値
は、現在プロセスレジスタ（ＣＰＲ）１１４に保持され
る。これにより、仮想キャッシュは、レンジ０．．０×
１ＦＦＦＦＦＦにおけるアドレスに対するすべての基準
を知り、CPR * 225 ＋０．．＋０×１ＦＦＦＦＦＦに対
する同様の基準をルックさせられる。このようなフィク
スアップにより、仮想キャッシュの観点から仮想エイリ
アシングを避けつつ、現在のプロセスもスロット＃０に
あるとの仮定の下でのＣＰＵのファンクションを行える
ようにすることができる。このようにして、本発明は、
バックマップを付加したり、各コンテキストスイッチ毎
にキャッシュをフラッシュする必要なしに、制限された
仮想アドレスエイリアシングをサポートする。
【００２５】好ましい実施例について本発明を特に説明
してきたのであるが、当業者には、本発明の範囲から逸
脱することなく、それら実施例について種々な変更をな
すことができるものであることは、理解されよう。
【図面の簡単な説明】
【図１】プロセススロットスケール仮想アドレスエイリ
アシングを必要とするオペレーティングのための仮想ア
ドレスマップを示す図である。
【図２】制限されたエイリアシングをサポートするため
本発明の一実施例によって行われる仮想アドレス翻訳を
例示するアドレスマップを示す図である。
【図３】マイクロプロセッサの内部アーキテクチャおよ
び本発明のデエリアザーの好ましい実施例の関係を例示
するブロック図である。
【図４】本発明の好ましい実施例の一つのハドウエア実
施例を示す図である。
【符号の説明】
１０ マイクロプロセッサ １２ レジスタファイル １３ シフタ １４ 演算論理装置および乗算器 １５ ＰＣマルチプレクサ １６ アドフォアインクレメンター １８ 変位マルチプレクサ ２０ 命令キャッシュ ２２ 命令メモリ管理装置 ２４ データ仮想キャッシュ ２６ データＭＭＵ ２８ ＬＤ／ＳＴマルチプレクサ ３０ アドレスインクレメンター ３６ シフトコントローラ １００ データデエリアザー １１０ ロジック １１２ マルチプレクサ １１４ 現在プロセスレジスタ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 仮想アドレスエイリアシングをサポート
    する方法において、仮想キャッシュおよび／またはメモ
    リ管理装置に対するアドレスをインターセプトし、前記
    アドレスがエイリアシングされているかを決定し、も
    し、それらアドレスがエイリアシングされていない場合
    には、前記仮想キャッシュおよび／またはメモリ管理装
    置へ前記アドレスを通し、もし、それらアドレスがエイ
    リアシングされている場合には、前記アドレスから新し
    いアドレスを形成して該新しいアドレスを前記仮想キャ
    ッシュおよび／またはメモリ管理装置へ通すことを特徴
    とする方法。
  2. 【請求項２】 前記仮想キャッシュを別々のアクティブ
    プロセスに対応するプロセススロットへと分割すること
    を更に含む請求項１記載の方法。
  3. 【請求項３】 異なるアクティブプロセスに対応するス
    ロットの間に仮想アドレスエイリアシングを与えること
    を更に含む請求項２記載の方法。
  4. 【請求項４】 前記アクティブプロセスのうちの現在の
    アクティブプロセスに対する仮想アドレスをエイリアシ
    ングし、前記現在のプロセスに対するアドレスエイリア
    シングをせずに、前記仮想キャッシュおよび／またはメ
    モリ管理装置がアドレスされるように、前記新しいアド
    レスを形成することを更に含む請求項３記載の方法。
  5. 【請求項５】 現在のプロセスに常に割り当てられてい
    るアドレススペースにおける該現在のプロセスのアクテ
    ィブプロセスのうちの現在のアクティブプロセスを付加
    的に捜し出すことを更に含み、前記新しいアドレスを形
    成するステップは、前記現在のプロセススロットに対す
    るアドレスを検出し、該アドレスを変更して、前記アク
    ティブプロセスのうちの現在のアクティブプロセスを保
    持する前記仮想キャッシュのセクションに対する新しい
    アドレスを発生することを含む請求項２記載の方法。
  6. 【請求項６】 前記仮想アドレスを変更するステップ
    は、前記仮想アドレスの高位ビットを前記アクティブプ
    ロセスのうちの現在のアクティブプロセスのアドレスへ
    と変えることを含む請求項５記載の方法。
  7. 【請求項７】 仮想キャッシュのためのアドレスを発生
    する仮想アドレスデエリアザーにおいて、前記アドレス
    がエイリアシングされているかを決定する比較ロジック
    と、前記仮想アドレスがエイリアシングされていないと
    前記比較ロジックが決定する場合に前記アドレスを仮想
    キャッシュおよび／またはメモリ管理装置へと通し、且
    つ前記アドレスがエイリアシングされている場合に前記
    アドレスから新しいアドレスを形成して該新しいアドレ
    スを前記仮想キャッシュおよび／またはメモリ管理装置
    へと通す選択ロジックとを備えることを特徴とする仮想
    アドレスデエリアザー。
  8. 【請求項８】 前記比較ロジックは、前記仮想アドレス
    が現在のプロセスを保持するだけであるアドレススペー
    スのセクションに対するものであるかを決定する請求項
    ７記載のデエリアザー。
  9. 【請求項９】 前記選択ロジックは、前記比較ロジック
    が前記現在のプロセスのセクションに対するアドレスを
    検出するときに、前記現在のプロセスを保持してもいる
    アドレススペースの他のセクションに対する新しいアド
    レスを発生する請求項８記載のデエリアザー。
  10. 【請求項１０】 前記アクティブプロセスのうちの現在
    のアクティブプロセスを記憶する現在プロセスレジスタ
    を更に備えており、前記選択ロジックは、前記現在プロ
    セスレジスタの内容を前記新しいアドレスの高位ビット
    として通す請求項７記載のデエリアザー。
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