JP2000194581A

JP2000194581A - 情報処理装置

Info

Publication number: JP2000194581A
Application number: JP10372851A
Authority: JP
Inventors: Kotaro Tagawa; 耕太郎田川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2000-07-14
Anticipated expiration: 2018-12-28
Also published as: JP3583937B2; US6594782B1

Abstract

(57)【要約】【課題】トレースデータを効率的に出力する。【解決手段】競合検出手段１は、分岐情報の入力とデ
ータアクセス情報の入力とを監視し、出力データ選択手
段２は、分岐情報の入力とデータアクセス情報の入力と
が競合するという通知を競合検出手段１から受けた場
合、分岐情報を出力した後に、遅延手段３で遅延させら
れたデータアクセス情報を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置に関
し、特に、組込み用途のマイクロコントローラ（以下、
マイコンと称す）におけるインサーキットエミュレータ
（以下、ＩＣＥと称す）とのインタフェース部に適用し
て好適なものである。

【０００２】

【従来の技術】ＣＰＵの動作をトレースする場合、その
実行履歴を示すトレースデータを外部に出力する必要が
ある。

【０００３】一方、ＣＰＵの動作を高速化するために、
ＲＩＳＣマイコンなどのように命令バスとデータバスと
を別個に設けたり、バス幅の多ビット化を図ったりする
ことが行われている。

【０００４】これらの技術に対応してトレースデータを
出力するためのバス幅を拡大することは、１パッケージ
当たりのピン数が増大し、実現が困難である。

【０００５】このため、マイコンで扱うアドレスやデー
タのビット幅が８ビットや１６ビット程度で低速で動作
する場合には、比較的容易に全てのトレースデータを外
部に出力することが可能であるが、マイコンで扱うアド
レスやデータのビット幅が３２ビットや６４ビット程度
で１００ＭＨＺ以上の高速で動作する場合には、全ての
トレースデータを外部に出力することが困難になってき
ている。

【０００６】このような事態に対処するため、従来のト
レース装置では、以下に示すような技術が用いられてい
る。

【０００７】図１５は、従来のトレース装置の構成を示
すブロック図である。

【０００８】図１５において、２０１はマイコン、２０
２はＣＰＵ、２０３はバスコントローラ、２０４はＩＣ
Ｅ２０５とのインタフェース回路であるトレースモジュ
ール、２０５はマイコン２０１の実行履歴であるトレー
スデータを受信するＩＣＥ、２０６はトレースデータを
格納するトレースメモリを示す。

【０００９】また、２１１はＣＰＵ２０２が命令フェッ
チに使用する命令アドレスバス、２１２はＣＰＵ２０２
がデータアクセスに使用するデータアドレスバス、２１
３はＣＰＵ２０２がデータアクセスに使用するデータバ
ス、２１４はマイコン２０１の外部バス、２１５はＩＣ
Ｅ２０５に対してＣＰＵ２０２の命令実行状態を出力す
るためのトレース用バス、２１６はトレース用バス２１
５から出力されるデータのステータスを示す信号を出力
するためのステータス出力バス、２１７はトレース用バ
ス２１５からのトレースデータの出力が間に合わなくな
った時に、ＣＰＵ２０２を止めるためのウエイト信号を
出力するため信号線を示す。

【００１０】ここで、命令アドレスバス２１１、データ
アドレスバス２１２、データデータバス２１３及びトレ
ース用バス２１５のビット幅はいずれも３２ビットであ
るものとすると、トレースモジュール２０４は、命令ア
ドレスバス２１１から出力される命令アドレスのみをト
レース用バス２１５を介してＩＣＥ２０５に出力し、命
令アドレスについてだけ、各クロックごとにトレースデ
ータが出力されるようにする。この場合、データアドレ
スバス２１２及びデータデータバス２１３から出力され
るデータアクセス情報は、ＩＣＥ２０５に出力されな
い。

【００１１】一方、データアクセス情報も命令アドレス
と同時にトレースしたいという要求がある場合は、トレ
ースモジュール２０４は、データアクセス情報及び命令
アドレスをトレース用バス２１５に出力する。ここで、
命令アクセスとデータアクセスが同一タイミングで発生
した場合、トレース用バス２１５には、これらの両方の
情報を同時に乗せるためのバス幅の余裕がないため、ト
レースモジュール２０４は、これらのトレースデータの
出力が終わるまで、ＣＰＵ２０２にウエイトを掛け、ト
レースデータの消失を防止する。

【００１２】図１６は、従来のトレース装置の別の構成
を示すブロック図である。

【００１３】図１６において、２２１はマイコン、２２
２はＣＰＵ、２２３はバスコントローラ、２２４はＩＣ
Ｅ２２５とのインタフェース回路としてのデバッグサポ
ートユニット（以下、ＤＳＵと称す）、２２５はＩＣ
Ｅ、２２６はトレースデータを格納するトレースメモリ
を示す。

【００１４】また、２３１はＣＰＵ２２２が命令フェッ
チに使用する命令アドレスバス、２３２はＣＰＵ２２２
がデータアクセスに使用するデータアドレスバス、２３
３はＣＰＵ２２２がデータアクセスに使用するデータバ
ス、２３４はマイコン２２１の外部バス、２３５はＩＣ
Ｅ２２５に対してＣＰＵ２２２の命令実行状態を出力す
るためのトレース用バス、２３６はトレース用バス２３
５から出力されるデータのステータスとマイコン２２２
の内部ステータスを示す信号を出力するステータス出力
バス、２３７はＣＰＵ２２２が命令実行したことと、分
岐命令を実行したことをＤＳＵ２２４に伝える信号線を
示す。

【００１５】図１７は、図１６のＤＳＵ２２４の構成を
示すブロック図である。

【００１６】図１７において、２４１は命令アドレスバ
ス２３１から出力される命令アドレスを保持するための
バッファ、２４２はデータアドレスバス２３２から出力
されるデータアドレスを保持するためのバッファ、２４
３はデータバス２３３から出力されるデータを保持する
ためのバッファ、２４４はバッファ２４１〜２４３の中
からトレース用バス２３５に出力するデータを選択する
ためのスイッチ、２４５はスイッチ２４４で選択された
データを保持するためのバッファ、２４６はバッファ２
４５に保持されているデータをトレース用バス２３５に
シリアルで出力するためのパラレル−シリアル変換器、
２４７はバッファ２４１〜２４３の状態とパラレル−シ
リアル変換器２４６の状態から次に出力するデータを決
定してスイッチ２４４を制御する制御回路、２４８は特
定アドレスへのデータライトを検出するためのアドレス
デコーダを示す。

【００１７】ここで、ＤＳＵ２２４は、トレース用バス
２３５から出力されるデータの種類によって出力に必要
なクロック数が固定されており、出力中のデータが途中
で出力を打ち切られることはない。

【００１８】また、データアクセスのトレースを行う場
合には、トレース用バス２３５のバス幅が足りないた
め、ユーザプログラムで指定されたバッファ２４３の割
り当てアドレスへのデータライトの情報のみをアドレス
デコーダ２４８で選択し、トレース用バス２３５に出力
する。

【００１９】さらに、ＤＳＵ２２４は、ＣＰＵ２２２に
よる１命令の実行と分岐命令の実行を示す情報をＣＰＵ
２２２から受け取る。そして、分岐先アドレスをトレー
ス用バス２３５から出力することに加え、実行命令数を
ＩＣＥ２２５でカウントするためのステータスをステー
タス出力バス２３６から常に出力する。ＩＣＥ２２５
は、分岐先アドレスと実行命令数とをＤＳＵ２２４から
受け取ると、これらの情報を用いることにより、分岐が
発生した時の分岐元の命令アドレスと分岐先の命令アド
レスとを算出し、ユーザプログラムの実行履歴を復元す
る。

【００２０】

【発明が解決しようとする課題】しかしながら、図１５
のトレース装置では、命令実行のみがトレースされる場
合は、ＣＰＵ２０２にウエイトが掛からないが、命令実
行だけでなくデータアクセスも同時にトレースする場合
は、ＣＰＵ２０２にウエイトが掛かることがある。この
ため、トレースをしない時とトレースをする時とで、Ｃ
ＰＵ２０２の動作速度が異なり、例えば、マイコン２０
１を用いてモータを制御したり、シリアル通信を行った
りすると、トレースをしない場合はＣＰＵ２０２が動作
するが、トレースをする場合はＣＰＵ２０２の処理速度
が間に合わなくなるという問題があった。

【００２１】また、図１６のトレース装置では、マイコ
ン２２１をリアルタイムで動作させた場合、１回の分岐
情報出力に必要なクロック数以下の間隔で分岐が発生し
たり、ユーザがデバッグのためにアドレスデコーダ２４
８で定めているアドレスへのデータライトを短時間に複
数回行ったりすると、これらの情報がバッファ２４１〜
２４３からあふれ出す。このため、バッファ２４１〜２
４３に格納できない分の情報がＩＣＥ２２５側に出力で
きなくなり、命令実行のトレースが行えなくなるという
問題があった。

【００２２】また、トレースデータがトレース用バス２
３５からシリアルで出力されるため、データアクセスの
トレースを行うにはトレース用バス２３５のバンド幅が
足りず、ユーザプログラムによるバッファ２４３の割り
当てアドレスへのデータライトの情報だけしか出力でき
ないという問題があった。

【００２３】また、ステータス出力バス２３６から出力
されるステータス情報は、ＣＰＵ２０２に接続されてい
る信号線２３７の情報に同期して生成される。このた
め、ステータス出力バス２３６から出力される実行命令
数は、トレース用バス２３５から出力される分岐先アド
レスと非同期で出力され、これらの情報から分岐元の命
令アドレスと分岐先の命令アドレスとをＩＣＥ２２５側
で算出する場合の処理が複雑になるという問題があっ
た。

【００２４】また、組み込み用途のマイコン２２１で
は、応用製品の開発中であっても、最終的なプログラム
形態でデバッグすることが要求される。このため、図１
６のＤＳＵ２２４では、データ監視用のデータライトの
命令コードが最終的なユーザプログラム中に残ってしま
うという問題があった。

【００２５】そこで、本発明の目的は、トレースデータ
を効率的に出力することが可能な情報処理装置を提供す
ることである。

【００２６】

【課題を解決するための手段】上述した課題を解決する
ために、本発明によれば、データアクセス情報の出力系
列の中に分岐情報を挿入して出力するようにしている。

【００２７】このことにより、データアクセス情報を出
力するための出力バスと分岐情報を出力するための出力
バスとを共通にすることが可能となり、データアクセス
情報を出力するための出力バスと分岐情報を出力するた
めの出力バスとを個別に設ける必要がなくなることか
ら、トレースを行う場合の装置の規模を低減させること
が可能となる。

【００２８】また、本発明の一態様によれば、分岐情報
の出力とデータアクセス情報の出力との競合が検出され
た場合、分岐情報の出力後に、データアクセス情報を出
力するようにしている。

【００２９】このことにより、分岐情報をデータアクセ
ス情報の出力系列の中に挿入した場合においても、分岐
情報とデータアクセス情報との時間関係の整合性を保つ
ことが可能となり、トレース解析を効率よく行うことが
可能となる。

【００３０】また、本発明の一態様によれば、分岐の発
生によりキャンセルされた命令の出力を行わないように
している。

【００３１】このことにより、分岐情報の出力とデータ
アクセス情報の出力とが競合した場合においても、その
競合により溢れた情報を命令のキャンセルされた位置で
吸収することができ、溢れた情報を保持するためのバッ
ファの負担を軽減することが可能となる。

【００３２】また、本発明の一態様によれば、分岐情報
として、分岐の発生によるアドレス変位と分岐の発生か
ら次の分岐の発生までの命令実行数とを算出し、前記ア
ドレス変位及び前記命令実行数をその有効桁数分だけ出
力するようにしている。

【００３３】このことにより、分岐元アドレスと分岐先
アドレスとがあまり離れていないにもかかわらず、プロ
グラムがアドレス空間の最後の方に配置されているため
に、分岐元アドレス及び分岐先アドレスの桁数が大きく
なるような場合には、これらの情報を圧縮することが可
能となり、これらの情報の出力を高速に行うことが可能
となる。

【００３４】また、本発明の一態様によれば、有効桁数
を分岐情報の中に含めるようにしている。

【００３５】このことにより、トレースデータの上位ビ
ットが０のみであった部分のデータ出力を行わなくて
も、分岐元アドレスと分岐先アドレスとを復元すること
が可能となることから、トレースデータの上位ビットが
０のみであった部分のデータ出力を行わなくて済み、ト
レースデータの圧縮が可能となる。

【００３６】また、本発明の一態様によれば、分岐によ
る相対アドレスの有効桁数と分岐による絶対アドレスの
桁数との大小関係に基づいて、相対アドレスと絶対アド
レスとを切り替えて出力するようにしている。

【００３７】このことにより、分岐元アドレスと分岐先
アドレスとが離れているために、相対アドレスの有効桁
数が大きくなった場合には、分岐情報として相対アドレ
スを出力するのではなく、絶対アドレスをそのまま分岐
情報として出力することが可能となり、ＩＣＥでのトレ
ースデータの解析を効率よく行うことが可能となる。

【００３８】また、本発明の一態様によれば、データア
クセス情報として、データアドレスとアクセスデータと
をその有効桁数分だけ出力するようにしている。

【００３９】このことにより、データがアドレス空間の
最初の方に格納されている場合などでは、冗長な部分を
効率よく切り捨てて出力することが可能となり、これら
の情報の出力を高速に行うことが可能となる。

【００４０】また、本発明の一態様によれば、所定の期
間に最低１回は絶対アドレスを出力するようにしてい
る。

【００４１】このことにより、絶対アドレスが出力され
た時点から命令実行による分岐アドレスのチェーンを辿
ることが可能となり、相対アドレスを出力している途中
でデータロストが発生し、アドレスのチェーンが途中で
切れた場合においても、絶対アドレスが出力された時点
からトレースデータの解析を行うことが可能となるとと
もに、相対アドレスから絶対アドレスを復元する際の遡
る回数を減らして、トレースリストの作成を容易にする
ことが可能となる。

【００４２】また、本発明の一態様によれば、出力タイ
ミング調整用バッファから読み出されたデータをパラレ
ルシリアル変換しながら出力するとともに、そのデータ
のデコード結果をトレースバスのステータス信号として
同時に出力するようにしている。

【００４３】このことにより、トレースデータと、トレ
ースデータのステータスを示す信号とを同期をとりなが
ら出力することが可能となり、トレースデータの解析を
効率的に行うことが可能となる。

【００４４】また、本発明の一態様によれば、トレース
データをパラレルシリアル変換して出力する第１の出力
バスの他に、トレースデータをパラレルのまま出力する
第２の出力バスを設け、トレースデータを第２の出力バ
スから出力する場合には、分岐情報として絶対アドレス
のみを出力するようにしている。

【００４５】このことにより、トレースデータの圧縮を
行わない場合でも、トレースデータの消失を伴うことな
く、トレースデータを出力することが可能となる。

【００４６】また、本発明の一態様によれば、第２の出
力バスから分岐情報及びデータアクセス情報を出力する
場合、第１の出力バスから分岐情報及びデータアクセス
情報以外のシステム情報を出力するようにしている。

【００４７】このことにより、トレースデータの消失を
伴うことなくトレースデータを出力することが可能とな
るとともに、第１の出力バスをデバイスのステータス出
力などに有効に利用することが可能となる。

【００４８】また、本発明の一態様によれば、出力タイ
ミングを調整するバッファがフルになった場合、データ
消失ステータスをバッファに書き込んでから、バッファ
へのデータの書き込みを中断するようにしている。

【００４９】このことにより、データロストが起こった
場合に、データロストが起こるまでに既にバッファに書
き込まれているデータを保護することが可能となるとと
もに、そのデータロストが起こった位置を確認すること
が可能となり、データトレースを効率よく行うことが可
能となる。

【００５０】また、本発明の一態様によれば、データロ
スト後のバッファへのデータの書き込みを分岐発生時か
ら再開し、その時の分岐情報として絶対アドレスをバッ
ファに書き込むようにしている。

【００５１】このことにより、データの書き込みの再開
の開始時点からデータのチェーンを辿ることが可能とな
り、データの書き込みの再開時に無駄なデータが書き込
まれることを防止して、データトレースを効率的に行う
ことが可能となる。

【００５２】また、本発明の一態様によれば、バッファ
をトレースメモリとして使用するようにしている。

【００５３】このことにより、バッファの容量分だけ
は、データ消失させないでトレースデータを保持するこ
とが可能となり、データ消失がないトレースデータのデ
バッグを保証することが可能となる。

【００５４】

【発明の実施の形態】以下、本発明の一実施例に係わる
情報処理装置について図面を参照しながら説明する。

【００５５】図１は、本発明の第１実施例に係わる情報
処理装置の構成を示すブロック図である。

【００５６】図１において、競合検出手段１は、分岐情
報の入力とデータアクセス情報の入力とを監視し、分岐
情報の入力とデータアクセス情報の入力とが競合した場
合、そのことを出力データ選択手段２に伝える。

【００５７】出力データ選択手段２には、分岐情報及び
データアクセス情報が入力されるとともに、遅延手段３
により遅延させられたデータアクセス情報が入力され
る。そして、競合検出手段１からの指令に基づいて、分
岐情報及びデータアクセス情報の出力を切り替えること
により、分岐情報及びデータアクセス情報を同一のバス
ライン上に出力する。

【００５８】ここで、出力データ選択手段２は、分岐情
報の入力とデータアクセス情報の入力とが競合するとい
う通知を競合検出手段１から受けた場合、分岐情報を出
力した後に、遅延手段３で遅延させられたデータアクセ
ス情報を出力する。

【００５９】このことにより、分岐情報とデータアクセ
ス情報との時間関係の整合性を保ちつつ、分岐情報及び
データアクセス情報を単一のバスライン上に出力するこ
とが可能となり、トレースデータを出力するために必要
なビット幅を低減させて、パケージのピン数を削減する
ことが可能となる。

【００６０】また、出力データ選択手段２は、分岐の発
生により分岐命令の直後の命令がキャンセルされる場
合、その命令の出力を行わないようにすることもでき
る。

【００６１】このことにより、データの出力系列の中に
隙間を生成することが可能となり、分岐情報の出力とデ
ータアクセス情報の出力との競合により溢れた情報を、
その隙間で吸収することが可能となることから、溢れた
情報を保持するためのバッファの負担を軽減することが
可能となる。

【００６２】図２は、本発明の第２実施例に係わる情報
処理装置の構成を示すブロック図である。

【００６３】図２において、アドレス変位算出手段１１
は、分岐によるアドレス変位を算出する。なお、アドレ
ス変位は、（分岐先アドレス−分岐元アドレス）の計算
を行うことにより、算出できる。命令実行数算出手段１
２は、分岐の発生から次の分岐の発生までの命令実行数
を算出する。有効桁数算出手段１３は、アドレス変位の
有効桁数及び命令実行数の有効桁数を算出し、その算出
結果をデータ出力手段１４に出力する。データ出力手段
１４は、アドレス変位算出手段１１から送られたアドレ
ス変位から有効桁の部分のみを取り出すとともに、命令
実行数算出手段１２から送られた実行命令数から有効桁
の部分のみを取り出す。そして、分岐情報として、アド
レス変位及び命令実行数を有効桁数分だけ出力する。

【００６４】ここで、分岐情報として命令アドレスが入
力された場合に、実行された命令をトレースするために
必要な情報は、分岐が発生した場合の分岐元の命令アド
レス及び分岐先の命令アドレスである。分岐元の命令ア
ドレスは、分岐が発生して次の分岐が発生するまでの間
に行われた実行命令数により求めることができる。ま
た、分岐先の命令アドレスは、分岐元の命令アドレスか
ら分岐先の命令アドレスへのアドレス変位により求める
ことができる。

【００６５】従って、アドレス変位及び実行命令数を求
め、これらのデータを分岐情報として出力することによ
り、実行された命令をトレースすることが可能となる。
なお、プログラムの開始も分岐とみなす。

【００６６】図３は、図２のアドレス変位及び実行命令
数の算出方法を示す図である。

【００６７】図３において、分岐元アドレス“１００”
の位置で分岐が発生し、分岐先アドレス“２００”の位
置にジャンプして命令を実行し、分岐元アドレス“２２
０”の位置で再び分岐が発生し、分岐先アドレス“３０
０”の位置にジャンプしたものとする。この場合、分岐
元アドレス“１００”から分岐先アドレス“２００”へ
のアドレス変位＝１００、最初の分岐発生から次の分岐
発生までの実行命令数＝２０、分岐元アドレス“２２
０”から分岐先アドレス“３００”へのアドレス変位＝
８０である。従って、アドレス変位及び実行命令数を用
いることにより、分岐元アドレス及び分岐先アドレスを
算出することが可能となる。

【００６８】ここで、アドレス変位及び命令実行数を算
出するのは、分岐元の命令アドレス及び分岐元の命令ア
ドレスから冗長な部分を取り除くためである。例えば、
通常のプログラムでは、アドレス変位の有効桁数が１０
ビット以下のループが組まれることが多い。この場合、
例えば、ビット幅が３２ビットの命令アドレスをそのま
ま出力すると、その出力データには冗長な部分が多く含
まれ、多くのビット数が無駄になるため、トレース用バ
スの利用効率が悪くなる。

【００６９】そこで、分岐情報としてアドレス変位及び
命令実行数を出力することにより、トレース用バスの利
用効率を高める。

【００７０】図４は、図２の情報処理装置の出力データ
の一例を示す図である。

【００７１】図４において、アドレス空間のアドレス
“０”〜“１０”の間にループが組まれ、アドレス“１
９９９９０”〜“２０００００”の間にループが組まれ
ているものとする。この場合、いずれのループにおいて
も、アドレスの差分は１０であるが、アドレス“０”〜
“１０”の位置のループの実行結果を絶対アドレスで送
ると、アドレス幅が２桁分（１０進数の場合）で済む。
これに対し、アドレス“１９９９９０”〜“２００００
０”の位置のループの実行結果を絶対アドレスで送る
と、アドレス幅が６桁分（１０進数の場合）必要とな
る。

【００７２】すなわち、ループがアドレス空間の後ろの
方に置かれると、分岐元アドレスと分岐先アドレスとの
間に冗長な部分が増加し、これらのデータをそのまま出
力すると、トレース用バスの利用効率が悪くなる。特
に、ループの繰り返し回数によっては、このような冗長
なデータが何回も出力され、効率が悪い。

【００７３】そこで、アドレス“１９９９９０”〜“２
０００００”の位置のループについて、分岐元から分岐
先へのアドレス変位（）及び各分岐間の実行命令数
（）を算出する。そして、分岐先アドレスと分岐元ア
ドレスとをそのまま出力するのではなく、それらのアド
レスを復元するための必要最小限の情報、すなわち、ア
ドレス変位及び実行命令数を出力するとともに、アドレ
ス変位及び実行命令数が下から何ビット有効かを示すタ
グ情報を出力するようにする。

【００７４】このことにより、アドレス“１９９９９
０”〜“２０００００”の位置のループの実行結果を出
力するために必要なデータ幅が２桁分（１０進数の場
合、符号を除く）で済むようになり、トレース用バスを
効率的に利用することが可能となる。

【００７５】図５は、本発明の第３実施例に係わる情報
処理装置の構成を示すブロック図である。

【００７６】図５において、２１はＣＰＵ、２２はＤＳ
Ｕ、２３は各分岐間に実行した命令数を求める実行命令
数カウンタ、２４はＣＰＵ２１が出力した命令アドレス
の差分から分岐発生を検出する分岐検出部、２５は命令
アドレスの差分を求める減算器、２６は分岐発生時に命
令実行数カウンタ２３及び分岐検出部２４の出力データ
からトレース出力に必要なデータを生成するエンコー
ダ、２７は命令実行数カウンタ２３及び分岐検出部２４
の出力データの有効桁数を算出するタグ生成部、２８は
データアドレスバス４２のデータのタイミングを取るバ
ッファ、２９はデータバス４３のデータのタイミングを
取るバッファ、３０はバッファ２８、２９に保持されて
いるデータアクセス情報からトレースデータを生成する
エンコーダ、３１はデータアクセス情報を遅延させるバ
ッファ、３２はデータアクセス情報の有効桁数を算出す
るタグ生成部、３３は制御回路３４からの指示に基づい
て、エンコーダ２６から出力される分岐情報とエンコー
ダ３０から出力されるデータアクセス情報との出力の切
り替えを行うマルチプレクサ、３４は分岐発生とデータ
アクセスの状況からトレース用バス５３に出力するデー
タをマルチプレクサ３３に指示する制御部、３５は分岐
発生とデータアクセスの競合を検出する競合検出部、３
６は不定期に発生するトレースデータのタイミング調整
を行うＦＩＦＯを含むパラレル−シリアル変換器、３７
はパラレル−シリアル変換器３６から出力されるトレー
スデータの種類を示すステータス信号を出力するエンコ
ーダ、３８はＩＣＥ、３９はＩＣＥ３８内のトレースメ
モリである。

【００７７】また、４１はＣＰＵ２１が命令フェッチに
使用する命令アドレスバス、４２はＣＰＵ２１がデータ
アクセスに使用するデータアドレスバス、４３はＣＰＵ
２１がデータアクセスに使用するデータバス、４４は実
行命令数をエンコーダ２６に出力する信号線、４５はア
ドレス変位をエンコーダ２６に出力する信号線、４６は
分岐発生をエンコーダ２６及び制御部３４に伝えるため
の信号線、４７はエンコーダ２６が生成した分岐情報を
マルチプレクサ３３に出力する信号線、４８はエンコー
ダ３０が生成したデータアクセス情報をマルチプレクサ
３３に出力する信号線、４９はデータアクセスの発生を
制御部３４に伝えるための信号線、５０はマルチプレク
サ３３の切り替え指示を出力するための信号線、５１は
ＦＩＦＯに空きエントリがあるかどうかを伝えるための
信号線、５２は、マルチプレクサ３３からのトレースデ
ータを出力する信号線、５３はトレースデータをＩＣＥ
３８へ出力するためのトレース用バス、５４はトレース
用バス５３に出力中のデータのステータスをＩＣＥ３８
へ伝えるためのステータス出力用バスである。

【００７８】以下、図５のＤＳＵ２２の動作について説
明する。

【００７９】ＣＰＵ２１が命令を実行すると、実行した
命令の命令アドレスが命令アドレスバス４１を介して実
行命令数カウンタ２３及び分岐検出部２４に出力され
る。実行命令数カウンタ２３は、入力された命令アドレ
スの数を計数することにより、ＣＰＵ２１が実行した命
令の数を算出する。

【００８０】図６は、図５の実行命令数カウンタ２３の
動作を示すフローチャートである。

【００８１】図６において、実行命令数カウンタ２３
は、分岐発生の場合（ステップＳ１）、実行命令数カウ
ンタ２３のリセットを行い（ステップＳ２）、分岐発生
でない場合（ステップＳ１）、ＣＰＵ２１で命令が実行
されるごとに（ステップＳ３）、実行命令数カウンタ２
３の内容を１づつインクリメントする（ステップＳ
４）。

【００８２】分岐検出部２４は、現在入力された命令ア
ドレスとその直前に入力された命令アドレスとの差分を
算出することにより、命令アドレスのアドレス変位を算
出する。そして、アドレス変位からＣＰＵ２１の命令実
行中に分岐が発生したかどうかを検出する。分岐検出部
２４が分岐発生を検出すると、分岐が発生したことをエ
ンコーダ２６及び制御部３４に伝えるとともに、実行命
令数カウンタ２３をリセットする。

【００８３】エンコーダ２６は、分岐発生の通知を受け
ると、分岐検出部２４から出力されたアドレス変位の有
効ビット数を算出する。なお、有効ビット数は、送られ
てきたデータを最上位ビットから見た時に、初めて０で
ないビットが出現する位置から求めることができる。

【００８４】アドレス変位の有効ビット数が求まると、
この有効ビット数をタグデータとしてアドレス変位に付
加した分岐情報を生成する。そして、アドレス変位の有
効ビット数にタグデータのビット数を加えた値と、命令
アドレスのビット幅とを比較する。ここで、アドレス変
位の有効ビット数にタグデータのビット数を加えた値
が、命令アドレスのビット幅以上の場合は、命令アドレ
スバス４１から出力された分岐先の絶対アドレスをその
ままマルチプレクサ３３に出力する。

【００８５】一方、アドレス変位の有効ビット数にタグ
データのビット数を加えた値が、命令アドレスのビット
幅より小さい場合は、タグデータが付加されたアドレス
変位をマルチプレクサ３３に出力する。

【００８６】例えば、命令アドレスのビット幅が３２ビ
ットで、タグデータのビット数が５ビットであるものと
すると、アドレス変位の有効ビット数が２７ビット以上
の場合は、命令アドレスバス４１から出力された分岐先
の絶対アドレスをそのまま出力し、アドレス変位の有効
ビット数が２７ビットより小さい場合は、タグデータが
付加されたアドレス変位を出力する。すなわち、アドレ
ス空間の端から端までジャンプする場合には、アドレス
変位の有効ビット数が大きくなるため、絶対アドレスが
そのまま出力され、小さなループの繰り返しの場合は、
アドレス変位の有効ビット数が小さくなるため、相対ア
ドレスが出力される。

【００８７】また、エンコーダ２６は、分岐発生の通知
を受けると、実行命令数カウンタ２３から出力された実
行命令数についても、有効ビット数を算出する。実行命
令数の有効ビット数が求まると、この有効ビット数をタ
グデータとして実行命令数に付加した分岐情報を生成
し、マルチプレクサ３３に出力する。

【００８８】ここで、エンコーダ２６は、アドレス変位
及び実行命令数の有効ビット数がどのような値であって
も、任意の期間に最低１回は、絶対アドレスをマルチプ
レクサ３３に出力する。例えば、数千クロックに１回は
必ず絶対アドレスをマルチプレクサ３３に出力するよう
にする。これは、ＩＣＥ３８側でのトレースデータの解
析を容易に行えるようにするためである。すなわち、相
対アドレスばかり出力した場合には、レースリストの解
析を行う際にトレースリストの最初まで遡る必要があ
り、トレースデータの解析に手間がかかる。一方、数千
クロックに１回は必ず絶対アドレスが出力されると、最
大でも数千クロック分だけ遡ればよく、トレースリスト
の解析を効率よく行うことが可能となる。さらに、相対
アドレスばかり出力されると、その途中でデータロスト
が起こった場合には、それ以後のトレースデータの解析
が不可能となるが、絶対アドレスが出力されている場合
には、そこからトレースデータの解析が可能となる。

【００８９】一方、ＣＰＵ２１の動作中にデータアクセ
スが発生すると、データアドレスバス４２に出力された
データアドレスがバッファ２８を介してエンコーダ３０
に出力されるとともに、データバス４３に出力されたア
クセスデータがバッファ２９を介してエンコーダ３０に
出力されるエンコーダ３０は、データアドレス及びアク
セスデータが入力されると、データアクセスの発生を制
御部３４に伝えるとともに、データアドレス及びアクセ
スデータの有効ビット数を求める。そして、求めた有効
ビット数をタグデータとしてデータアドレス及びアクセ
スデータに付加したデータアクセス情報を生成し、生成
したデータアクセス情報をマルチプレクサ３３に出力す
る。また、生成したデータアクセス情報をバッファ３１
に格納し、現在のデータアクセス情報に加え、遅延させ
たデータアクセス情報もマルチプレクサ３３に出力す
る。

【００９０】制御部３４は、分岐検出部２４から伝えら
れた分岐の発生と、エンコーダ３０から伝えられたデー
タアクセスの発生とを監視し、分岐の発生とデータアク
セスの発生とが競合する場合には、競合が起こったこと
をマルチプレクサ３３に伝える。

【００９１】図７は、図５の制御部３４の動作を示すフ
ローチャートである。

【００９２】図７において、制御部３４は、分岐発生の
場合（ステップＳ１１）、データアクセス発生があった
かどうかを判断し、データアクセス発生の場合（ステッ
プＳ１２）、分岐情報の出力指示をマルチプレクサ３３
に与え（ステップＳ１３）、フラグを１にセットする
（ステップＳ１４）。この場合、ステップＳ１２で発生
したアクセスデータは、バッファ３１に保持されてい
る。

【００９３】一方、ステップＳ１２において、データア
クセス発生でない場合、分岐情報の出力指示をマルチプ
レクサ３３に与え（ステップＳ１５）、フラグを０にク
リアする（ステップＳ１６）。

【００９４】一方、ステップＳ１１において、分岐発生
でない場合、データアクセス発生があったかどうかを判
断し（ステップＳ１７）、データアクセス発生の場合、
フラグが１がどうかを判断する（ステップＳ１８）。こ
こで、フラグが１の場合、１クロック前のアクセスデー
タの出力指示をマルチプレクサ３３に与える（ステップ
Ｓ１９）。一方、フラグが１でない場合、現在のアクセ
スデータの出力指示をマルチプレクサ３３に与え（ステ
ップＳ２０）、フラグを０にクリアする（ステップＳ２
１）。

【００９５】一方、ステップＳ１７において、データア
クセス発生でない場合、フラグが１がどうかを判断し
（ステップＳ２２）、フラグが１の場合、現在のアクセ
スデータの出力指示をマルチプレクサ３３に与え（ステ
ップＳ２０）、フラグを０にクリアする（ステップＳ２
１）。一方、ステップＳ２２において、フラグが１で
ない場合、処理を終了する。

【００９６】マルチプレクサ３３は、エンコーダ２６か
らの分岐情報、またはエンコーダ３０からのデータアク
セス情報が入力されると、これらの情報を共通の信号線
５２を介してパラレル−シリアル変換器３６に出力す
る。ここで、マルチプレクサ３３は、分岐の発生とデー
タアクセスの発生との競合を制御回路３４から通知され
ると、エンコーダ２６からの分岐情報を選択して信号線
５２に出力した後、エンコーダ３０からの遅延後のデー
タアクセス情報を選択して信号線５２に出力する。

【００９７】この結果、有効ビット数を含む分岐情報及
びデータアクセス情報が時系列で並んだ状態で、パラレ
ル−シリアル変換器３６に送られる。

【００９８】パラレル−シリアル変換器３６は、分岐情
報及びデータアクセス情報が信号線５２を介して送られ
てくると、パラレル−シリアル変換器３６に含まれてい
るＦＩＦＯにそのまま格納する。そして、分岐情報及び
データアクセス情報の出力タイミング調整を行いなが
ら、分岐情報及びデータアクセス情報をＦＩＦＯから読
み出し、分岐情報及びデータアクセス情報をシリアルデ
ータに変換した後、トレース用バス５３を介してＩＣＥ
３８に出力する。ここで、分岐情報及びデータアクセス
情報をＦＩＦＯから読み出した際に、分岐情報及びデー
タアクセス情報に含まれている有効ビット数を取り出
し、この有効ビット数で示されるデータ以外を切り捨て
ながら、パラレル−シリアル変換を行う。

【００９９】また、パラレル−シリアル変換器３６は、
パラレル−シリアル変換の対象となるデータをエンコー
ダ３７に送り、トレース用バス５３に出力しているデー
タのステータスをエンコードさせる。そして、パラレル
−シリアル変換されたデータがトレース用バス５３に出
力されている時に、エンコーダ３７でデコードされたス
テータス信号がステータス出力用バス５４を介してＩＣ
Ｅ３８に出力されるようにする。

【０１００】例えば、命令アドレスバス４１、データア
ドレスバス４２及びデータバス４３のビット幅がそれぞ
れ３２ビットであるものとし、マルチプレクサ３３から
の信号線５２のビット幅が６４ビット、トレース用バス
５３のビット幅が４ビットであるものとすると、マルチ
プレクサ３３は、命令アドレスバス４１、データアドレ
スバス４２及びデータバス４３から入力された分岐情報
及びデータアクセス情報が６４ビットパラレルでパラレ
ル−シリアル変換器３６に送られる。パラレル−シリア
ル変換器３６はマルチプレクサ３３から送られた６４ビ
ットパラレルのデータを４ビットパラレルのデータに変
換してＩＣＥ３８に出力する。この際、パラレル−シリ
アル変換器３６は、マルチプレクサ３３から送られた６
４ビットパラレルのデータに含まれる冗長な部分を切り
落としてＩＣＥ３８に出力する。このため、トレースデ
ータをパラレルシリアル変換してＩＣＥ３８に出力する
際に、トレースデータの出力に必要なクロック数を減ら
すことが可能となり、トレースデータの欠落を防止する
ことが可能となる。

【０１０１】また、図５のＤＳＵ２２では、トレースデ
ータの出力が間に合わなくなった時の復帰のためのプロ
トコルが定義されている。

【０１０２】例えば、分岐やデータアクセスが頻発し、
タイミング調節用のバッファがフルになり、トレースデ
ータの出力が間に合わなくなると、パラレル−シリアル
変換器３６は、バッファフルであることを制御部３４に
伝える。制御部３４は、バッファフルという通知を受け
た場合、データ消失ステータスをバッファの最後に書き
込んで、トレースデータのバッファへの出力を中断させ
る。

【０１０３】このことにより、バッファフルになるまで
に格納されたトレースデータを保護して、バッファフル
になるまでに格納されたトレースデータの出力を保証す
ることが可能となるとともに、データロストが発生した
時点を容易に確認することが可能となる。

【０１０４】そして、トレースデータのバッファへの書
き込みを再開する場合には、バッファに空きができた時
の分岐発生からトレースデータの書き込みを開始し、出
力再開時に書き込む分岐情報は絶対アドレスとする。

【０１０５】このことにより、データロスト後に再開さ
れたトレースデータの出力開始直後からデータのチェー
ンを辿ることが可能となり、トレースデータの解析を効
率的に行うことが可能となる。

【０１０６】このように、図５の実施例によれば、エン
コーダ２６からの分岐情報とエンコーダ３０からのデー
タアクセス情報とを切り替えながら、これらの情報を共
通の信号線５２に出力することにより、トレースデータ
を出力するための必要な信号線の本数を減らすことが可
能となる。

【０１０７】また、実行命令数とアドレス変位を分岐情
報として出力することにより、分岐先が近距離の場合は
データ圧縮を効率的に行うことが可能となり、小さなル
ープが実行されて分岐が短期間に連続して発生した場合
でも、１回分の分岐情報の出力に必要なクロック数を減
らすことが可能となり、トレース情報の欠落を防止する
ことが可能となる。

【０１０８】また、分岐の発生とデータアクセスとが競
合した場合には、分岐情報を出力した後、データアクセ
ス情報を出力することにより、分岐情報とデータアクセ
ス情報との時間関係の整合性を保ちつつ、分岐情報の出
力とデータアクセス情報の出力の衝突を回避することが
可能となる。

【０１０９】また、トレースデータにタグ情報を付加し
たままパラレル−シリアル変換器３６に送り、パラレル
−シリアル変換する時に冗長なデータを切り捨てること
により、トレース用バス５３から出力されるトレースデ
ータとステータス用バス５４から出力されるステータス
信号を同期させることが可能となることから、出力され
たデータの解析を容易にすることが可能となるととも
に、ステータス用バス５４で多くの情報を送ることが可
能になり、出力データに複雑なフォーマットを指定する
ことが可能となる。

【０１１０】図８は、本発明の第４実施例に係わる情報
処理装置の構成を示すブロック図である。

【０１１１】図８において、７１はＣＰＵ、７２はＤＳ
Ｕ、７３は命令アドレスバス１０１のデータから実際に
実行された命令のアドレスだけを取り出すアドレスパイ
プライン、７４は各分岐間に実行した命令数を求める命
令実行数カウンタ、７５はＣＰＵ７１が出力した命令ア
ドレスの差分から分岐発生を検出する分岐検出部、７６
は命令アドレスの差分を求める減算器、７７は分岐発生
時に命令実行数カウンタ７４及び分岐検出部７５の出力
データからトレース出力に必要なデータを生成するエン
コーダ、７８は命令実行数カウンタ７４及び分岐検出部
７５の出力データの有効桁数を算出するタグ生成部、７
９はデータアドレスバス１０２のデータのタイミングを
取るバッファ、８０はデータバス１０３のデータのタイ
ミングを取るバッファ、８１はバッファ７９、８０に保
持されているデータアクセス情報からトレースデータを
生成するエンコーダ、８２はデータアクセス情報を遅延
させるバッファ、８３はデータアクセス情報の有効桁数
を算出するタグ生成部、８４はトレース対象とするデー
タアドレスを指定するレジスタ、８５はレジスタ８４で
指定されたデータアドレスとデータアドレスバス１０２
から出力されたデータアドレスとを比較するアドレス比
較部、８６は制御部８７からの指示に基づいて、エンコ
ーダ７７から出力される分岐情報とエンコーダ８１から
出力されるデータアクセス情報の出力の切り替えを行う
マルチプレクサ、８７はトレース用バス１１３とトレー
ス用バス１１５との切替を指示したり、分岐発生とデー
タアクセスの状況からトレース用バス１１５に出力する
データをマルチプレクサ８６に指示したりする制御部、
８８は分岐発生とデータアクセスの競合を検出する競合
検出部、８９はＦＩＦＯ９０をタイミング調整用バッフ
ァとして使用するか、トレースメモリとして使用するか
を設定するレジスタ、９０はトレースデータの生成タイ
ミングのばらつきを吸収するためのＦＩＦＯ、９１はＦ
ＩＦＯ９０から出力されるデータの種別を示すためのス
テータス信号を生成するエンコーダ、９２はＩＣＥ、９
３はトレースメモリである。

【０１１２】また、１０１はＣＰＵ７１が命令フェッチ
に使用する命令アドレスバス、１０２はＣＰＵ７１がデ
ータアクセスに使用するデータアドレスバス、１０３は
ＣＰＵ７１がデータアクセスに使用するデータバス、１
０１’はパイプライン７３から出力されたアドレス情報
を出力する信号線、１０４は実行命令数をエンコーダ７
７に出力する信号線、１０５はアドレス変位をエンコー
ダ７７に出力する信号線、１０６は分岐発生をエンコー
ダ７７及び制御部８７に伝えるための信号線、１０７は
エンコーダ７７が生成した分岐情報をマルチプレクサ８
６に出力する信号線、１０８はエンコーダ８１が生成し
たデータアクセス情報をマルチプレクサ８６に出力する
信号線、１０９はデータアクセスの発生を制御部８７に
伝えるための信号線、１１０はマルチプレクサ８６の切
り替えを指示するための信号線、１１１はＦＩＦＯ９０
に設けられている２ポートＲＡＭ１４１に空きエントリ
があるかどうかを伝えるための信号線、１１２はＦＩＦ
Ｏ９０をタイミング調整用バッファとして使用するか、
トレースメモリとして使用するかを指示するための信号
線、１１３はトレースデータをＩＣＥ９２へパラレルで
出力するためのトレース用バス、１１５はトレースデー
タをパラレルシリアル変換してＩＣＥ９２へ出力するた
めのトレース用バス、１１６はトレース用バス１１５に
出力中のデータのステータスをＩＣＥ９２へ伝えるため
のステータス出力用バスである。

【０１１３】ここで、トレースデータ出力バス１１３
は、データアドレス、データ、データサイズ及びリード
／ライト信号をパラレルに出力するもので、例えば、デ
ータアドレス及びデータのビット幅が３２ビットである
ものとすると、トレースデータ出力バス１１３のビット
幅は７０ビット程度になる。

【０１１４】以下、図８のＤＳＵ７２の動作について説
明する。

【０１１５】ＣＰＵ７１が命令をフェッチすると、その
命令アドレスが命令アドレスバス１０１を介してパイプ
ライン７３に送られる。このパイプライン７３は、ＣＰ
Ｕ７１で行われるパイプライン動作と同様の処理を行
い、命令アドレスバス１０１のデータから実際に実行さ
れた命令のアドレスだけを取り出して、命令実行数カウ
ンタ７４及び分岐検出部７５に出力する。パイプライン
７３からアドレス情報が出力されると、命令実行数カウ
ンタ７４は、ＣＰＵ７１により実際に実行された命令実
行数を算出する。また、分岐検出部７５は、命令アドレ
スのアドレス変位を算出することにより、ＣＰＵ７１の
命令実行中に分岐が発生したかどうかを検出する。そし
て、分岐検出部７５が分岐発生を検出すると、分岐が発
生したことをエンコーダ７７及び制御部８７に伝えると
ともに、命令実行数カウンタ７４をリセットする。

【０１１６】制御部８７には、トレースデータをトレー
ス用バス１１５を介して送るか、トレース用バス１１３
を介して送るかが設定され、トレースデータをトレース
用バス１１３を介して送る場合、制御部８７は、分岐情
報として絶対アドレスのみを出力するようにエンコーダ
７７に指示する。また、トレースデータをトレース用バ
ス１１３に出力するようにマルチプレクサ８６に指示す
るとともに、トレース用バス１１５からは分岐とデータ
アクセス以外のシステム情報を出力するように指示す
る。このシステム情報は、例えば、ＣＰＵ７１が動作し
ているのか動作していないのかを示す情報や省電力モー
ドかどうかを示す情報などである。

【０１１７】エンコーダ７７は、トレースデータがトレ
ース用バス１１５を介して送られる場合、分岐検出部７
５から出力されたアドレス変位の有効ビット数を算出す
る。アドレス変位の有効ビット数が求まると、この有効
ビット数をタグデータとしてアドレス変位に付加した分
岐情報を生成する。そして、アドレス変位の有効ビット
数にタグデータのビット数を加えた値と、命令アドレス
のビット幅とを比較する。ここで、アドレス変位の有効
ビット数にタグデータのビット数を加えた値が、命令ア
ドレスのビット幅以上の場合は、パイプライン７３から
出力された分岐先の絶対アドレスをそのままマルチプレ
クサ８６に出力する。

【０１１８】一方、アドレス変位の有効ビット数にタグ
データのビット数を加えた値が、命令アドレスのビット
幅より小さい場合は、タグデータが付加されたアドレス
変位をマルチプレクサ８６に出力する。

【０１１９】また、エンコーダ７７は、実行命令数カウ
ンタ７４から出力された実行命令数についても、有効ビ
ット数を算出する。実行命令数の有効ビット数が求まる
と、この有効ビット数をタグデータとして実行命令数に
付加した分岐情報を生成し、マルチプレクサ８６に出力
する。

【０１２０】ここで、エンコーダ７７は、アドレス変位
及び実行命令数の有効ビット数がどのような値であって
も、任意の期間に最低１回は、絶対アドレスをマルチプ
レクサ８６に出力する。

【０１２１】図９は、図８の分岐検出部７５及びエンコ
ーダ７７の構成例を示すブロック図である。

【０１２２】図９において、ラッチ１３１には、実行命
令アドレスが入力され、命令アドレスが有効の場合、分
岐前に実行された命令アドレスをラッチする。分岐が発
生すると、減算器１３２は、ラッチ１３１に格納されて
いる実行命令アドレスと現在の実行命令アドレスとの差
分を算出し、アドレスブロック数算出部１３３及び切り
替えスイッチ１３４に出力する。アドレスブロック数算
出部１３３は、命令アドレスの差分のアドレスブロック
数を算出し、そのアドレスブロック数をタグデータとし
て出力するとともに、切り替えスイッチ１３４に伝え
る。切り替えスイッチ１３４は、アドレスブロック数が
所定値以上の場合、実行命令アドレスをそのまま分岐情
報として出力し、アドレスブロック数が所定値より小さ
い場合、命令アドレスの差分を分岐情報として出力す
る。

【０１２３】図１０は、アドレスブロック数算出処理の
一例を示すフローチャートである。なお、図１０の実施
例では、アドレスのビット幅は３２ビット、１ブロック
当たりのビット数は４ビットとしているが、１ブロック
当たりのビット数は、トレース用バス１１５のビット幅
と対応するように設定することができる。例えば、ＦＩ
ＦＯ９０で３２ビットパラレルのデータを４ビットパラ
レルのデータに変換して出力する場合には、１ブロック
当たりのビット数は４とする。

【０１２４】図１０において、アドレスの３１〜２８ビ
ット目が０かどうかを判断し（ステップＳ２１）、アド
レスの３１〜２８ビット目が０でない場合、アドレスブ
ロック数として７を出力する（ステップＳ２２）。

【０１２５】一方、アドレスの３１〜２８ビット目が０
である場合、アドレスの２７〜２４ビット目が０かどう
かを判断し（ステップＳ２３）、アドレスの２７〜２４
ビット目が０でない場合、アドレスブロック数として６
を出力する（ステップＳ２４）。

【０１２６】一方、アドレスの２７〜２４ビット目が０
である場合、アドレスの２３〜２０ビット目が０かどう
かを判断し（ステップＳ２５）、アドレスの２３〜２０
ビット目が０でない場合、アドレスブロック数として５
を出力する（ステップＳ２６）。

【０１２７】一方、アドレスの２３〜２０ビット目が０
である場合、アドレスの１９〜１６ビット目が０かどう
かを判断し（ステップＳ２７）、アドレスの１９〜１６
ビット目が０でない場合、アドレスブロック数として４
を出力する（ステップＳ２８）。

【０１２８】一方、アドレスの１９〜１６ビット目が０
である場合、アドレスの１５〜１２ビット目が０かどう
かを判断し（ステップＳ２９）、アドレスの１５〜１２
ビット目が０でない場合、アドレスブロック数として３
を出力する（ステップＳ３０）。

【０１２９】一方、アドレスの１１〜８ビット目が０で
ある場合、アドレスの１１〜８ビット目が０かどうかを
判断し（ステップＳ３１）、アドレスの１１〜８ビット
目が０でない場合、アドレスブロック数として２を出力
する（ステップＳ３２）。

【０１３０】一方、アドレスの１１〜８ビット目が０で
ある場合、アドレスの７〜４ビット目が０かどうかを判
断し（ステップＳ３３）、アドレスの７〜４ビット目が
０でない場合、アドレスブロック数として１を出力する
（ステップＳ３４）。

【０１３１】一方、アドレスの７〜４ビット目が０であ
る場合、アドレスブロック数として０を出力する（ステ
ップＳ３５）。

【０１３２】一方、エンコーダ７７は、トレースデータ
がトレース用バス１１３を介して送られる場合には、パ
イプライン７３から送られる命令アドレスをそのままマ
ルチプレクサ７７に送る。

【０１３３】これは、トレース用バス１１３のビット幅
は、トレースデータの欠落なくトレースデータをＩＣＥ
９２に出力できるように設定されており、絶対アドレス
をそのまま出力してもデータの欠落のない場合には、絶
対アドレスをそのまま出力した方が、トレースデータの
解析を効率よく行うことができるからである。

【０１３４】一方、ＣＰＵ７１の動作中にデータアクセ
スが発生すると、データアドレスバス１０２に出力され
たデータアドレスがバッファ７９を介してエンコーダ８
１に送られるとともに、データバス１０３に出力された
データがバッファ８０を介してエンコーダ８１に送られ
る。また、データアドレスバス１０２に出力されたデー
タアドレスは比較部８５にも送られる。

【０１３５】比較部８５は、データアドレスバス１０２
に出力されたデータアドレスを受け取ると、レジスタ８
４に設定されているデータアドレスと比較を行い、その
比較結果をエンコーダ８１に出力する。

【０１３６】エンコーダ８１は、データアドレス及びア
クセスデータが入力されると、比較部８５から送られた
比較結果に基づいて、入力されたデータアドレス及びア
クセスデータを処理対象とするかどうかを判断する。そ
して、入力されたデータアドレス及びアクセスデータを
処理対象とする場合、データアクセスの発生を制御部８
７に伝えるとともに、データアドレス及びアクセスデー
タの有効ビット数を求める。そして、求めた有効ビット
数をタグデータとしてデータアドレス及びアクセスデー
タに付加したデータアクセス情報を生成し、生成したデ
ータアクセス情報をマルチプレクサ８６に伝える。ま
た、生成したデータアクセス情報をバッファ８２に格納
し、現在のデータアクセス情報に加え、遅延させたデー
タアクセス情報もマルチプレクサ８６に伝える。

【０１３７】ここで、エンコーダ８１は、データアドレ
スについて、図１０と同様の処理を行うことにより、ア
ドレスブロック数を算出する。また、アクセスデータに
ついて、以下の処理を行うことにより、データブロック
数を算出する。

【０１３８】図１１は、データブロック数算出処理の一
例を示すフローチャートである。

【０１３９】図１１において、３２ビットアクセスかど
うかを判断し（ステップＳ４１）、３２ビットアクセス
の場合、データブロック数として７を出力する（ステッ
プＳ４２）。

【０１４０】一方、３２ビットアクセスでない場合、１
６ビットアクセスかどうかを判断し（ステップＳ４
３）、１６ビットアクセスの場合、データブロック数と
して３を出力する（ステップＳ４４）。

【０１４１】一方、１６ビットアクセスでない場合、デ
ータブロック数として０を出力する（ステップＳ４
５）。

【０１４２】制御部８７は、分岐検出部７５から伝えら
れた分岐の発生と、エンコーダ８１から伝えられたデー
タアクセスの発生とを監視し、分岐の発生とデータアク
セスの発生とが競合する場合には、競合が起こったこと
をマルチプレクサ８６に伝える。

【０１４３】マルチプレクサ８６は、トレースデータを
トレース用バス１１５に出力するように指示された場合
には、エンコーダ７７から送られた分岐情報及びエンコ
ーダ８１から送られたデータアクセス情報を信号線１１
４を介してＦＩＦＯ９０に出力する。ここで、マルチプ
レクサ８６は、分岐の発生とデータアクセスの発生との
競合の発生を制御回路８７から受けると、エンコーダ７
７からの分岐情報を選択して信号線１１４に出力した
後、エンコーダ８１からの遅延後のデータアクセス情報
を選択して信号線１１４に出力する。

【０１４４】一方、マルチプレクサ８６は、トレースデ
ータをトレース用バス１１３に出力するように指示され
た場合には、エンコーダ７７から送られた分岐情報及び
エンコーダ８１から送られたデータアクセス情報をトレ
ース用バス１１３を介してＩＣＥ９２に送る。

【０１４５】ＦＩＦＯ９０は、分岐情報及びデータアク
セス情報が信号線１１４を介して送られてくると、それ
らの情報をそのまま格納する。そして、分岐情報及びデ
ータアクセス情報の出力タイミング調整を行いながら、
分岐情報及びデータアクセス情報を読み出し、分岐情報
及びデータアクセス情報をシリアルデータに変換した
後、トレース用バス１１５を介してＩＣＥ９２に出力す
る。ここで、分岐情報及びデータアクセス情報をＦＩＦ
Ｏ９０から読み出した際に、分岐情報及びデータアクセ
ス情報に含まれている有効ビット数を取り出し、この有
効ビット数で示されるデータ以外を切り捨てながら、パ
ラレルシリアル変換を行い、ＩＣＥ９２に出力する。

【０１４６】図１２は、図８のＦＩＦＯ９０の構成例を
示すブロック図である。

【０１４７】図１２において、ＦＩＦＯ９０には、２ポ
ートＲＡＭ１４１、比較回路１４２及びパラレルシリア
ル変換器１４３が設けられている。２ポートＲＡＭ１４
１には、アドレスとデータの入出力端子が２セット設け
られ、２つのアクセス要求を同時に処理できるようにな
っている。

【０１４８】トレースデータ１４５を２ポートＲＡＭ１
４１に書き込む場合、比較回路１４２は、ライトポイン
タ１４４の値とリードポインタ１４６の値とを比較し、
その比較結果を制御部８７に送る。制御部８７は、比較
回路１４２から送られた比較結果からＦＩＦＯ９０に空
きがあるかどうかを判断し、ＦＩＦＯ９０に空きがある
場合、ライトポインタ１４４の値をインクリメントし、
トレースデータ１４５を２ポートＲＡＭ１４１に書き込
む。

【０１４９】トレースデータ１４５を２ポートＲＡＭ１
４１から読み出す場合、リードポインタ１４６は、２ポ
ートＲＡＭ１４１から前回読み出されたトレースデータ
１４５のパラレルシリアル変換が終わっているかどうか
を調べる。そして、パラレルシリアル変換が終わってい
る場合には、リードポインタ１４６の値をインクリメン
トし、トレースデータ１４５を２ポートＲＡＭ１４１か
ら読み出し、パラレルシリアル変換器１４３及びエンコ
ーダ９１に出力する。

【０１５０】パラレルシリアル変換器１４３は、２ポー
トＲＡＭ１４１から読み出されたトレースデータ１４５
が入力されると、そのトレースデータ１４５の有効ビッ
ト部分のみをシリアルデータに変換して、ＩＣＥ９２へ
出力する。そして、２ポートＲＡＭ１４１から読み出さ
れたトレースデータ１４５のパラレルシリアル変換が終
了すると、そのことをリードポインタ１４６に伝える。

【０１５１】エンコーダ９１は、２ポートＲＡＭ１４１
から読み出されたトレースデータ１４５が入力される
と、トレース用バス１１５に出力されているデータのス
テータスをエンコードし、ステータス出力用バス１１６
を介してＩＣＥ９２に出力する。

【０１５２】一方、制御部８７は、比較回路１４２から
比較結果が送られた時に、ＦＩＦＯ９０に空きがないと
判断した場合、データの出力が間に合わなくなった時の
復帰のためのプロトコルに従って処理を行う。

【０１５３】この復帰のためのプロトコルでは、ＦＩＦ
Ｏ９０に空きがないと判断した場合、データ消失ステー
タスをＦＩＦＯ９０の最後に書き込んで、トレースデー
タのＦＩＦＯ９０への出力を中断する。そして、ＦＩＦ
Ｏ９０に格納されたトレースデータがトレースデータ出
力バス１１５を介してＩＣＥ９２に出力され、ＦＩＦＯ
９０に空きができた時の分岐発生により、ＦＩＦＯ９０
への書き込みを再開し、出力再開時の分岐情報として絶
対アドレスを書き込む、また、図８のＤＳＵ７２では、
レジスタ８９で設定することにより、タイミング調整用
のＦＩＦＯ９０をトレースメモリ９３として使用するこ
とができる。

【０１５４】例えば、ＦＩＦＯ９０の容量が１２８ステ
ップ分あるとすると、この１２８ステップ分のトレース
データをＦＩＦＯ９０に格納し、ＦＩＦＯ９０に格納さ
れたトレースデータをトレース出力バス１１５から出力
しないようにする。

【０１５５】このことにより、１２８ステップ分のトレ
ースデータについては、データ出力時のデータロストを
防止することができ、１２８ステップ分のトレースデー
タについては、データロストしないようにして欲しいと
いうユーザの要求に応えることができる。

【０１５６】なお、ＦＩＦＯ９０に格納されているトレ
ースデータの解析は、ＩＣＥ９２側からの中断命令など
によりＣＰＵ７１を停止させ、エミュレータ用のプログ
ラムに実行を移し、デバッカによりＦＩＦＯ９０に格納
されているトレースデータを読み出させることにより行
うことができる。

【０１５７】図１３は、図８の制御部８７の動作の一例
を示すフローチャートである。

【０１５８】図１３において、トレースデータが発生し
た場合（ステップＳ６１）、レジスタ８９の内容を確認
することにより、ＦＩＦＯ９０をタイミング調整用バッ
ファとして使用しているかどうかを判断する（ステップ
Ｓ６２）。ここで、ＦＩＦＯ９０をタイミング調整用バ
ッファとして使用している場合、空きエントリがＦＩＦ
Ｏ９０にあるかどうかを判断する（ステップＳ６３）。
空きエントリがＦＩＦＯ９０にある場合、トレースデー
タをＦＩＦＯ９０に書き込む（ステップＳ６４）。一
方、空きエントリがＦＩＦＯ９０にない場合、データロ
スト処理を行う（ステップＳ６５）。なお、このデータ
ロスト処理は、上述したデータの出力が間に合わなくな
った時の復帰のためのプロトコルに従って行う。

【０１５９】一方、ＦＩＦＯ９０をタイミング調整用バ
ッファとして使用していない場合、トレースメモリに空
きがあるかどうかを判断する（ステップＳ６６）。ここ
で、ＦＩＦＯ９０をタイミング調整用バッファとして使
用していない場合とは、ＦＩＦＯ９０をトレースメモリ
として使うように指定した場合や、ＤＳＵ７２が集積さ
れているチップ外部にトレース用メモリを接続してトレ
ースを行う場合である。トレースメモリに空きがある場
合、トレースデータをトレースメモリに書き込む（ステ
ップＳ６７）。

【０１６０】一方、トレースメモリに空きがない場合、
トレースメモリがリングバッファかどうか判断する（ス
テップＳ６８）。ここで、トレースメモリがリングバッ
ファの場合、トレースデータをトレースメモリに書き込
む（ステップＳ６９）。一方、トレースメモリがリング
バッファでない場合、トレースを停止する（ステップＳ
７０）。なお、トレースメモリをリングバッファとして
使用する場合、トレースデータの古い部分から新たなト
レースデータが上書きされる。

【０１６１】図１４（ａ）は、図８のパイプライン７３
の動作を説明する図であり、分岐命令を実行した時のパ
イプライン動作を行うＣＰＵ７１の内部動作タイミング
を示したものである。。

【０１６２】図１４（ａ）において、ＩＦは命令フェッ
チステージ、ＩＤは命令デコードステージ、ＥＸは演算
ステージ、ＭＡはメモリアクセスステージ、ＷＢは演算
結果をレジスタに書き戻すためのライトバックステー
ジ、〜はＣＰＵ７１のサイクルを示し、右側が時間
的に後になる。また、ＪＭＰは分岐命令を、＃０は分岐
命令ＪＭＰの直後の命令を、＃１は分岐命令ＪＭＰの分
岐先の１命令目を、×は命令＃０が分岐命令ＪＭＰによ
ってフェッチ後にキャンセルされたことを示す。サイク
ルで分岐命令ＪＭＰをフェッチし、サイクルで分岐
命令ＪＭＰがＩＤステージに送られるとともに、命令＃
０がフェッチされる。ここで、分岐命令ＪＭＰをデコー
ドした結果、分岐の発生を検知すると、分岐命令ＪＭＰ
の直後の命令＃０はキャンセルされる。この結果、サイ
クルで分岐命令ＪＭＰがＥＸステージに送られるとと
もに、キャンセルされた命令の隙間がＩＤステージに発
生する。また、後続の命令＃１がフェッチされる。

【０１６３】次に、サイクルで分岐命令ＪＭＰがＭＡ
ステージに送られ、キャンセルされた命令の隙間がＥＸ
ステージに送られ、命令＃１がＩＤステージに送られ、
サイクルで分岐命令ＪＭＰがＥＸステージに送られ、
キャンセルされた命令の隙間がＭＡステージに送られ、
命令＃１がＷＢステージに送られ、サイクルでキャン
セルされた命令の隙間がＭＡステージに送られるととも
に、命令＃１がＷＢステージに送られ、サイクルで命
令＃１がＷＢステージに送られる。

【０１６４】図１４（ｂ）は分岐命令実行時の差分アド
レスの生成方法を説明する図であり、図１４（ａ）から
ＭＡステージのみを抜き出したものである。

【０１６５】図１４（ｂ）において、差分アドレスを求
めるためには、分岐元アドレスと分岐先アドレスが必要
である。このため、分岐命令ＪＭＰがＭＡステージに入
るサイクルで、分岐元アドレスをラッチし、分岐先の
１命令目がＭＡステージに入るサイクルで、（分岐先
アドレス−分岐元アドレス）の演算を分岐検出部７５で
行うことにより、差分アドレスを算出する。ここで、Ｍ
Ａステージを基準に命令トレースのデータを生成するの
は、データアクセスのトレースデータの生成と同期をと
るためである。

【０１６６】一方、データアクセスのトレースデータ
は、データアクセスを伴う命令によりＭＡステージで実
際にアクセスが行われた時に生成する。そのため、図１
４（ａ）において、分岐命令ＪＭＰが存在せず、命令＃
１がデータアクセス命令の場合には、データアクセスの
トレースデータはサイクルで生成される。この場合、
エンコーダ８１から出力されるデータアクセス情報がマ
ルチプレクサ８６で選択され、ＦＩＦＯ９０へ送られ
る。

【０１６７】次に、分岐発生による差分アドレスとデー
タアクセスによるトレースデータが同一タイミングで発
生した場合の競合回避の方法につい説明する。

【０１６８】図１４（ｃ）は、分岐による差分アドレス
とデータアクセスによるトレースデータの生成タイミン
グを説明する図であり、図１４（ａ）の命令＃１がスト
ア命令ＳＴである場合を示している。

【０１６９】図１４（ｃ）において、分岐発生とデータ
アクセスとが競合した場合には、命令トレース用の差分
アドレスとデータアクセス情報との両方のデータがサイ
クルで生成される。この場合、競合検出部８８は、分
岐発生とデータアクセスとの競合の発生をマルチプレク
サ８６に伝える。マルチプレクサ８６は、分岐発生とデ
ータアクセスとの競合の発生を知らされると、命令トレ
ース用の差分アドレスを選択してＦＩＦＯ９０に出力し
た後、バッファ８２で１クロック分遅延させられたデー
タアクセス情報を選択してＦＩＦＯ９０に出力する。こ
の結果、分岐発生とデータアクセスとが競合した場合に
おいても、分岐情報とデータアクセス情報の時間関係の
整合性を保ちつつ、分岐情報とデータアクセス情報とを
共通の信号線１１４を用いて出力することが可能とな
る。

【０１７０】なお、データアクセスが連続して発生して
いる時に分岐が発生し、分岐情報を送るためにデータア
クセス情報を１クロック分遅延させると、１クロック分
遅延させられたデータアクセス情報と現在のデータアク
セス情報とが競合する。この場合、競合したデータアク
セス情報は、分岐発生直後のキャンセルされた命令の隙
間で吸収することができる。

【０１７１】以上説明したように、本実施例によれば、
単一のトレース用バスで命令実行とデータアクセスの２
つの情報をトレース結果として出力することが可能にな
り、今後のシステム高速化の際もトレース用端子の増加
を防ぐことができ、機能を落とすことなく、ＩＣＥを含
めたシステム全体を容易に実現することが可能となる。

【０１７２】また、出力情報の冗長部分を削減し、トレ
ース用バスに出力する情報の密度を上げることが可能と
なり、トレース用バスのビット幅を増やすことなしに、
より多くのトレース情報を出力することが可能となる。

【０１７３】

【発明の効果】以上説明したように、本発明によれば、
データアクセス情報の出力系列の中に分岐情報を挿入す
ることにより、データアクセス情報を出力するための出
力バスと分岐情報を出力するための出力バスとを共通に
することが可能となることから、トレースデータの出力
に必要なパケージのピン数を減らすことが可能となる。
また、本発明の一態様によれば、分岐情報の出力とデー
タアクセス情報の出力との競合が検出された場合、分岐
情報の出力後に、データアクセス情報を出力することに
より、分岐情報とデータアクセス情報との時間関係の整
合性を保ちつつ、分岐情報とデータアクセス情報とを共
通の出力バスを介して出力することが可能となる。

【０１７４】また、本発明の一態様によれば、分岐の発
生によりキャンセルされた命令の出力を行わないように
することにより、不要となったデータの出力を防止し
て、トレース解析に必要な情報のみを出力することが可
能となる。

【０１７５】また、本発明の一態様によれば、分岐によ
るアドレス変位と命令実行数をその有効桁数分だけ出力
することにより、それらの情報をシリアルで出力する際
に必要なクロック数を減らすことが可能となり、トレー
スデータを高速に出力することが可能となる。

【０１７６】また、本発明の一態様によれば、有効桁数
を分岐情報の中に含めることにより、有効桁数と分岐情
報とを同時に転送することが可能となり、有効桁数と分
岐情報とを同期させて出力することが可能となる。

【０１７７】また、本発明の一態様によれば、相対アド
レスの有効桁数の方が絶対アドレスの桁数よりも大きい
場合、相対アドレスを出力するのではなく、絶対アドレ
スをそのまま分岐情報として出力することにより、トレ
ースデータの出力を効率よく行うことが可能となる。

【０１７８】また、本発明の一態様によれば、データア
ドレスとアクセスデータとをその有効桁数分だけ出力す
ることにより、データアクセス情報の出力についても効
率化を図ることが可能となる。

【０１７９】また、本発明の一態様によれば、所定の期
間に最低１回は絶対アドレスを出力することにより、ト
レースデータの解析を容易に行うことが可能となるとと
もに、データロストが起こった時のトレースが不能とな
る部分を減らすことができる。

【０１８０】また、本発明の一態様によれば、出力タイ
ミング調整用バッファから読み出されたデータをパラレ
ルシリアル変換しながら出力するとともに、そのデータ
のデコード結果を同時に出力することにより、これらの
情報の出力を同期させることが可能となる。

【０１８１】また、本発明の一態様によれば、トレース
データをパラレルシリアル変換して出力する出力バスに
加え、トレースデータをパラレルのまま出力する出力バ
スを設け、分岐情報として絶対アドレスを出力すること
により、データロストの発生を伴うことなく、トレース
データを出力することが可能となる。

【０１８２】また、本発明の一態様によれば、トレース
データをパラレルのまま出力する場合には、余った出力
バスからシステム情報を出力することにより、出力バス
を有効に利用することが可能となる。

【０１８３】また、本発明の一態様によれば、出力タイ
ミングを調整するバッファがフルになった場合、データ
消失ステータスをバッファに書き込んだ後に、バッファ
へのデータの書き込みを中断することにより、データロ
ストが起こるまでに既にバッファに書き込まれているデ
ータを保護することが可能となるとともに、そのデータ
ロストが起こった位置を確認することが可能となる。

【０１８４】また、本発明の一態様によれば、バッファ
へのデータの書き込みを分岐発生時から再開し、その時
の分岐情報として絶対アドレスをバッファに書き込むこ
とにより、データの書き込みの再開時にトレース不能な
データが書き込まれることを防止して、データトレース
を効率的に行うことが可能となる。

【０１８５】また、本発明の一態様によれば、バッファ
をトレースメモリとして使用することにより、バッファ
の容量分だけは、データ消失させないでトレースデータ
を保持することが可能となり、データ消失がないトレー
スデータのデバッグを保証することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係わる情報処理装置の構
成を示すブロック図である。

【図２】本発明の第２実施例に係わる情報処理装置の構
成を示すブロック図である。

【図３】図２のアドレス変位及び実行命令数の算出方法
を示す図である。

【図４】図２の情報処理装置の出力データの一例を示す
図である。

【図５】本発明の第３実施例に係わる情報処理装置の構
成を示すブロック図である。

【図６】図５の実行命令数カウンタ２３の動作を示すフ
ローチャートである。

【図７】図５の制御部３４の動作を示すフローチャート
である。

【図８】本発明の第４実施例に係わる情報処理装置の構
成を示すブロック図である。

【図９】図８の分岐検出部７５及びエンコーダ７７の構
成の一例を示すブロック図である。

【図１０】アドレスブロック数算出処理の一例を示すフ
ローチャートである。

【図１１】データブロック数算出処理の一例を示すフロ
ーチャートである。

【図１２】図８のＦＩＦＯ９０の構成例を示すブロック
図である。

【図１３】図８の制御部８７の動作の一例を示すフロー
チャートである。

【図１４】（ａ）は図８のパイプライン７３の動作を説
明する図、（ｂ）は分岐命令実行時の差分アドレスの生
成方法を説明する図、（ｃ）は分岐による差分アドレス
とデータアクセスによるトレースデータの生成タイミン
グを説明する図である。

【図１５】従来のトレース装置の構成を示すブロック図
である。

【図１６】従来のトレース装置の構成を示すブロック図
である。

【図１７】図１６のＤＳＵ２２４の構成を示すブロック
図である。

【符号の説明】

１競合検出手段２出力データ選択手段３遅延手段１１アドレス変位算出手段１２命令実行数算出手段１３有効桁数算出手段１４データ出力手段２１、７１ＣＰＵ２２、７２ＤＳＵ２３、７４実行命令数カウンタ２４、７５分岐検出部２５、７６、１３２減算器２６、３０、３７、７７、８１、９１エンコーダ２７、３２、７８、８３タグ生成部２８、２９、３１、７９、８０、８２バッファ３４、８７制御部３５、８８競合検出部３３、８６マルチプレクサ３６、１４３パラレルシリアル変換部３８、９２ＩＣＥ３９、９３トレースメモリ７３パイプライン８４、８９レジスタ８５比較部９０ＦＩＦＯ１３１命令アドレス用ラッチ１３３アドレスブロック数算出部１４１２ポートＲＡＭ１４２比較回路

Claims

【特許請求の範囲】

【請求項１】命令実行中の分岐の発生を検出する分岐
発生検出手段と、前記分岐に対する分岐情報を生成する分岐情報生成手段
と、データアクセスに対するデータアクセス情報を生成する
データアクセス情報生成手段と、前記分岐情報を前記データアクセス情報の出力系列の中
に挿入して出力するデータ出力手段とを備えることを特
徴とする情報処理装置。
【請求項２】前記データ出力手段は、前記データアクセス情報を遅延させる遅延手段と、前記分岐情報の出力と前記データアクセス情報の出力と
の競合を検出する競合検出手段とを備え、前記競合が検出された場合、前記分岐情報の出力後に、
前記遅延手段で遅延させたデータアクセス情報を出力す
ることを特徴とする請求項１に記載の情報処理装置。
【請求項３】前記分岐の発生によりキャンセルされた
命令を検出するキャンセル命令検出手段をさらに備え、前記データ出力手段は、前記キャンセルされた命令の出
力を行わないようにすることを特徴とする請求項１また
は２に記載の情報処理装置。
【請求項４】前記分岐情報生成手段は、前記分岐によるアドレス変位を算出するアドレス変位算
出手段と、前記分岐の発生から次の分岐の発生までの命令実行数を
算出する命令実行数算出手段と、前記アドレス変位算出手段における算出結果の有効桁数
を算出する第１の有効桁数算出手段と、前記命令実行数算出手段における算出結果の有効桁数を
算出する第２の有効桁数算出手段とを備え、前記データ出力手段は、前記分岐情報として、前記アド
レス変位及び前記命令実行数を前記有効桁数分だけ出力
することを特徴とする請求項１〜３のいずれか１項に記
載の情報処理装置。
【請求項５】前記分岐情報生成手段は、前記有効桁数
を前記分岐情報の中に含めることを特徴とする請求項４
に記載の情報処理装置。
【請求項６】前記分岐情報生成手段により生成された
相対アドレスの有効桁数と前記分岐による絶対アドレス
の桁数とを比較する比較手段をさらに備え、前記データ出力手段は、前記比較結果に基づいて、前記
相対アドレスまたは前記絶対アドレスを切り替えて出力
することを特徴とする請求項４または５に記載の情報処
理装置。
【請求項７】前記データアクセス情報生成手段は、データアドレスの有効桁数を算出する第３の有効桁数算
出手段と、アクセスデータの有効桁数を算出する第４の有効桁数算
出手段とを備え、前記データ出力手段は、前記データアクセス情報とし
て、前記データアドレス及び前記アクセスデータを前記
有効桁数分だけ出力することを特徴とする請求項１〜６
のいずれか１項に記載の情報処理装置。
【請求項８】前記データ出力手段は、所定の期間に最
低１回は相対アドレスではなく、絶対アドレスを出力す
ることを特徴とする請求項４〜７のいずれか１項に記載
の情報処理装置。
【請求項９】前記データ出力手段は、出力データの出力タイミングを調整するバッファと、前記バッファから読み出されたデータのパラレルシリア
ル変換を行うパラレルシリアル変換手段と、前記パラレルシリアル変換後のデータを出力する第１の
出力バスと、前記前記バッファから読み出されたデータをデコードす
るデコード手段と、前記デコード結果に基づいて、前記第１の出力バスから
出力されているデータのステータスを出力する第２の出
力バスとを備えることを特徴とする請求項１〜８のいず
れか１項に記載の情報処理装置。
【請求項１０】前記パラレルシリアル変換手段は、出
力データの有効桁以外の部分を切り捨てながら、パラレ
ルシリアル変換を行うことを特徴とする請求項９に記載
の情報処理装置。
【請求項１１】前記データ出力手段は、前記データ出
力手段に入力されたデータをパラレルに出力する第３の
出力バスを備え、前記第３の出力バスから出力される分岐情報は、絶対ア
ドレスであることを特徴とする請求項９または１０に記
載の情報処理装置。
【請求項１２】前記データ出力手段は、前記第３の出
力バスから分岐情報及びデータアクセス情報を出力する
場合、前記第１の出力バスから前記分岐情報及び前記デ
ータアクセス情報以外のシステム情報を出力することを
特徴とする請求項１１に記載の情報処理装置。
【請求項１３】前記データ出力手段は、前記バッファがフルになった場合、データ消失ステータ
スを前記バッファに書き込む書き込み手段と、前記データ消失ステータスを書き込んだ後の前記バッフ
ァへのデータの書き込みを中断する中断手段とを備える
ことを特徴とする請求項９〜１２のいずれか１項に記載
の情報処理装置。
【請求項１４】前記データ出力手段は、前記バッファ
に空きができた後に分岐が発生した場合、分岐情報とし
て絶対アドレスを前記バッファに書き込んでから、前記
バッファへのデータの書き込みを再開することを特徴と
する請求項１３に記載の情報処理装置。
【請求項１５】前記バッファをトレースメモリとして
使用することを特徴とする請求項９〜１４のいずれか１
項に記載の情報処理装置。
【請求項１６】命令実行中の分岐の発生を検出するス
テップと、前記分岐の発生とデータアクセスとの競合を検出するス
テップと、前記競合が検出された場合、前記分岐を示す情報を出力
した後に、前記データアクセスを示す情報を出力するス
テップとを備えることを特徴とするトレースデータの出
力方法。
【請求項１７】分岐によるアドレス変位を算出するス
テップと、前記分岐の発生から次の分岐の発生までの命令実行数を
算出するステップと、前記アドレス変位及び命令実行数の有効桁数を算出する
ステップと、前記アドレス変位及び前記命令実行数の有効桁の部分の
みを分岐情報として出力するステップとを備えることを
特徴とするトレースデータの出力方法。
【請求項１８】トレースデータの出力タイミング調整
用のバッファがフルになった場合、データ消失ステータ
スを前記バッファに書き込むステップと、前記バッファへのデータの書き込みを中断するステップ
と、前記バッファに空きができた後に分岐が発生した場合、
分岐情報として絶対アドレスを前記バッファに書き込む
ステップと、、前記バッファへのデータの書き込みを再開するステッ
プとを備えることを特徴とするトレースデータの出力方
法。