JPH04287242A - 履歴情報記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置の履歴情
報記憶装置に関し、特に、命令の実行アドレストレース
方式を改良した履歴情報記憶装置に関する。

【０００２】

【従来の技術】従来の履歴情報記憶装置におけるアドレ
ストレース装置では、情報処理装置により処理された全
ての命令語のアドレスを処理が行なわれた順にトレース
メモリに記録している。

【０００３】

【発明が解決しようとする課題】したがって、上述した
従来の方法では、ループなどに入ると同じ命令語のアド
レスの繰り返しがそのままトレースメモリに入り、トレ
ースの内容のほとんどがループの内容となる。従来の方
法では、アドレスすべてを見るために、全てのアドレス
をトレースメモリ上に記録する。この方法ではアドレス
の順番が詳しく分かるが、データ量が大きく、あまりメ
モリ内に入らない。一般にアドレストレースを用いる場
合、プログラムリスト等を参照しながら並行してトレー
ス内容見ているのでトレース内容としてはすべてのアド
レスを記録する必要はなく、メモリを多く必要とするル
ープなどは削除したほうがよい。極端に言うと、分岐部
分のみを記録しておけば、あとはリスト等を参照するこ
とによって命令語の処理順序を解析することは容易であ
る。

【０００４】

【課題を解決するための手段】本発明は、制御記憶装置
に格納された命令を実行することにより動作を制御して
いる情報処理装置の命令実行履歴を記憶する履歴情報記
憶装置において、現在処理中の命令語のアドレスを第１
アドレスとして保持する第１アドレス保持手段と、現在
処理中の命令語の１命令前の命令語のアドレスを第２ア
ドレスとして保持する第２アドレス保持手段と、前記第
１アドレスと前記第２アドレスとを比較し、両アドレス
の差分を検出するアドレス比較手段と、前記アドレス比
較手段により検出されたアドレスの差分と、予め設定さ
れたアドレス差分とが一致しない場合、第２アドレスに
分岐命令があると判断する分岐命令検出手段と、前記第
２アドレスを第１分岐先のアドレスとして保持する第１
分岐先アドレス保持手段と、前記第１アドレスを第１分
岐元のアドレスとして保持する第１分岐元アドレス保持
手段と、前記分岐命令検出手段の指示により、前回の分
岐命令検出時の分岐先のアドレスを保持する第２分岐先
アドレス保持手段と、前回の分岐命令検出時の分岐元の
アドレスを、保持する第２分岐元アドレス保持手段と、
前記第１分岐先アドレスと前記第２分岐先アドレスとを
比較する分岐先アドレス比較手段と、前記第１分岐元ア
ドレスと前記第２分岐元アドレスとを比較する分岐元ア
ドレス比較手段と、前記分岐先アドレス比較手段と前記
分岐元アドレス比較手段とにより、前記第１分岐先アド
レスと前記第２分岐先アドレスとが一致し、かつ前記第
１分岐元アドレスと前記第２分岐元アドレスとが一致し
た場合、この間で命令実行がル−プしていると判断する
命令ル−プ検出手段と、前記第１分岐元アドレス及び前
記第１分岐先アドレスを取り込み、現在までの分岐命令
アドレスの履歴を保存する分岐命令アドレス履歴保存手
段とを具備し、前記命令ループ検出手段の指示により、
命令ループ中の分岐命令アドレスの前記分岐命令アドレ
ス履歴保存手段への書き込みを抑止するように構成した
こと特徴とするものである。

【０００５】

【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例の構成図である。図１を参照
してこの履歴情報記憶装置の動作を簡単に説明する。

【０００６】アドレスバス１００には、本実施例が所属
している処理装置において処理される命令のアドレスが
存在する。このアドレスバスより、命令のアドレスをデ
ータラッチ回路１へ取り込む。データラッチ回路１では
２命令分のアドレスを保持することが可能である。この
回路の中心となるレジスタの内容は処理装置の命令デー
タ取り込み用クロックにより更新される。データ比較回
路２では、データラッチ回路１で保持されている現在処
理されている命令と１命令前の命令のアドレスを比較し
、両アドレスの差分を検出する。分岐命令が無い場合の
命令処理におけるアドレスの差分をＸとして、現在処理
中の命令アドレスを第１アドレス、１命令前の命令アド
レスを第２アドレスとすると、 （第１アドレス）−（第２アドレス）＝Ｘであると、こ
こでは分岐命令による分岐は存在しないこととなる。ま
た （第１アドレス）−（第２アドレス）＞Ｘの場合には、
先のアドレス（アドレスが増加する方向）への分岐命令
が存在することを示している。つまり、第２アドレスが
分岐元アドレスであり、第１アドレスが分岐先アドレス
となる。また （第１アドレス）−（第２アドレス）＜Ｘの場合には、
この部分において前へのアドレス（アドレスが減少する
方向）への分岐命令が存在することを示している。つま
り、第２アドレスが分岐元アドレスであり、第１アドレ
スが分岐先アドレスとなる。

【０００７】これらの分岐元アドレスと分岐先アドレス
を第１分岐元アドレス、第１分岐先アドレスとして、こ
の前回の分岐命令検出時の分岐元アドレスと分岐先アド
レスを第２分岐元アドレス、第２分岐先アドレスとして
、分岐アドレス保持回路３によって保持する。分岐デー
タ比較回路４では、分岐アドレス保持回路３によって保
持されている第１分岐元アドレスと第２分岐元アドレス
を比較し、かつ第１分岐先アドレスと第２分岐先アドレ
スを比較を行う。もし両方とも一致したなら、第１分岐
元アドレスと第２分岐元アドレスの間がループになって
いると判断して、第２分岐元アドレスと第２分岐先アド
レスを分岐アドレス保持回路３より、トレーサメインメ
モリ５へ送る時点で、分岐データ比較回路４より該メイ
ンメモリに対してデータ消去信号を送る。

【０００８】トレーサメインメモリ５では、分岐アドレ
ス保持回路３から第２分岐元アドレス、第２分岐先アド
レスを前方、後方分岐信号用クロックに同期して取り込
み、データ消去信号が入ってきた場合は、第２分岐元ア
ドレス、第２分岐先アドレスの取り込みを禁止する。

【０００９】次に各回路の動作を詳細に説明する。デー
タラッチ回路１を図２に示す。アドレスバス１００上の
命令アドレスは、命令ラッチ用クロック信号によりデー
タレジスタ１１に取り込まれる。そして、次の命令ラッ
チ用クロック信号がくると、データレジスタ１１に存在
した命令アドレスはデータレジスタ１２にシフトされる
。そしてデータレジスタ１１には新たにアドレスバス１
００より命令アドレスを取り込む。上述の動作によりデ
ータレジスタの内容は現在処理されている命令のアドレ
ス、すなわち第１アドレスと、１命令前の命令アドレス
、すなわち第２命令アドレスとしてレジスタ１１、１２
に保持される。

【００１０】次にデータ比較回路２を図３に示す。デー
タラッチ回路１から出力される第１アドレスと第２アド
レスを、コンパレータ２１および２３により比較して、
第１アドレスが第２アドレスより小さい場合（後方への
ジャンプを示している）、または、第１アドレスと第２
アドレスとの差分がＸよりも大きい場合（前方へのジャ
ンプを示している）に、１ショットマルチバイブレータ
２４、２５を通して後方分岐信号，前方分岐信号を出力
する。

【００１１】次に分岐アドレス保持回路３を図４に示す
。この回路では、データラッチ回路１から出力される第
１アドレスと第２アドレスをデータ比較回路２からの前
方分岐信号、後方分岐信号によりレジスタに取り込む。 分岐レジスタ３１、３２には第１分岐元アドレスと第２
分岐元アドレスを保持し、ジャンプ先レジスタ３３、３
４では第１分岐先アドレスと第２分岐先アドレスを保持
する。レジスタ３１及び３３に入っている内容は、次の
前方、後方分岐信号が入ってくると、それぞれレジスタ
３２、３４へシフトされる。

【００１２】分岐アドレス保持回路３によって保持され
ているアドレスデータは図５に示す分岐データ比較回路
４に送られ、比較される。コンパレータ４１及び４２は
、第１分岐元アドレスと第２分岐元アドレスを比較し、
かつ第１分岐先アドレスと第２分岐先アドレスをそれぞ
れ比較し、一致しているかを判定する。仮に両方共に一
致すれば、データ消去信号を発生する。一致するという
ことは、同じ場所において分岐命令があり、分岐先のア
ドレスも同じであることから、この部分でループを形成
していることを示す。

【００１３】トレーサメインメモリ５では、データ比較
回路２からの前方、後方分岐信号により第２分岐元アド
レス及び第２分岐先アドレスを取り込む。ただし、分岐
アドレス比較回路４よりデータ消去信号が出力されてい
る場合は、その時点で、分岐アドレス保持回路３より出
力された第２分岐元アドレス及び第２分岐先アドレスは
トレーサメインメモリ５には取り込まれない。従ってト
レーサメインメモリ５ではループ時の分岐元のアドレス
及び分岐先アドレスを除いて他の全ての分岐命令元のア
ドレス及び分岐先アドレスを取り込む。

【００１４】

【発明の効果】以上説明したように本発明は分岐する場
合の分岐命令のアドレスを検出し、また分岐先のアドレ
スを検出し、記録することにより、プログラム中の分岐
アドレスと分岐先アドレスのみを取り出し記録すること
が可能である。これによりサブルーチン等にジャンプし
た場合、ただちにトレースすることが可能である。また
記録するデータは分岐元と分岐先のアドレスのみである
ため従来の方法に比べて非常に多くのプロセスを記録す
ることが可能となる。言い換えれば、より長時間のアド
レスのトレースが可能となる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】図１中のデータラッチ回路の構成図である。

【図３】図１中のデータ比較回路の構成図である。

【図４】図１中の分岐アドレス保持回路の構成図である
。

【図５】図１中の分岐データ比較回路の構成図である。

【符号の説明】

１　　　　データラッチ回路 ２　　　　データ比較回路 ３　　　　分岐アドレス保持回路 ４　　　　分岐データ比較回路 ５　　　　トレーサメインメモリ １１　　　　データレジスタ １２　　　　データレジスタ ２１　　　　コンパレータ ２３　　　　コンパレータ ２４　　　　１ショットバイブレータ ２５　　　　１ショットバイブレータ ３１　　　　分岐レジスタ ３２　　　　分岐レジスタ ３３　　　　ジャンプ先レジスタ ３４　　　　ジャンプ先レジスタ ４１　　　　コンパレータ ４２　　　　コンパレータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　制御記憶装置に格納された命令を実行
   することにより動作を制御している情報処理装置の命令
   実行履歴を記憶する履歴情報記憶装置において、現在処
   理中の命令語のアドレスを第１アドレスとして保持する
   第１アドレス保持手段と、現在処理中の命令語の１命令
   前の命令語のアドレスを第２アドレスとして保持する第
   ２アドレス保持手段と、前記第１アドレスと前記第２ア
   ドレスとを比較し、両アドレスの差分を検出するアドレ
   ス比較手段と、前記アドレス比較手段により検出された
   アドレスの差分と、予め設定されたアドレス差分とが一
   致しない場合、第２アドレスに分岐命令があると判断す
   る分岐命令検出手段と、前記第２アドレスを第１分岐先
   のアドレスとして保持する第１分岐先アドレス保持手段
   と、前記第１アドレスを第１分岐元のアドレスとして保
   持する第１分岐元アドレス保持手段と、前記分岐命令検
   出手段の指示により、前回の分岐命令検出時の分岐先の
   アドレスを保持する第２分岐先アドレス保持手段と、前
   回の分岐命令検出時の分岐元のアドレスを、保持する第
   ２分岐元アドレス保持手段と、前記第１分岐先アドレス
   と前記第２分岐先アドレスとを比較する分岐先アドレス
   比較手段と、前記第１分岐元アドレスと前記第２分岐元
   アドレスとを比較する分岐元アドレス比較手段と、前記
   分岐先アドレス比較手段と前記分岐元アドレス比較手段
   とにより、前記第１分岐先アドレスと前記第２分岐先ア
   ドレスとが一致し、かつ前記第１分岐元アドレスと前記
   第２分岐元アドレスとが一致した場合、この間で命令実
   行がル−プしていると判断する命令ル−プ検出手段と、
   前記第１分岐元アドレス及び前記第１分岐先アドレスを
   取り込み、現在までの分岐命令アドレスの履歴を保存す
   る分岐命令アドレス履歴保存手段とを具備し、前記命令
   ループ検出手段の指示により、命令ループ中の分岐命令
   アドレスの前記分岐命令アドレス履歴保存手段への書き
   込みを抑止するように構成したこと特徴とする履歴情報
   記憶装置。