JPH0748183B2 - トレース回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はトレース回路に関し、特に、マイクロプロセッ
サ用インサーキットエミュレータ等に具備されるプログ
ラム実行トレース回路に関する。

（従来の技術） 従来のインサーキットエミュレータのトレース回路は、
トレース開始から常にマイクロプロセッサのバスアクセ
スをトレースし、トレースメモリ（通常、数Ｋステップ
程度を記憶可能）にサイクリックに記憶していき、トレ
ース終了条件が成立した時にトレースメモリへの書込み
を停止するようになっている。

（発明が解決しようとする課題） 調べたい個所とトレース終了条件が成立する個所の間で
は、通常の場合、多くの命令が実行される。その間でル
ープが実行されると、従来の方法では、ループの実行結
果ばかりがトレースメモリに残ることになり、調べたい
個所をトレースできない場合があった。

例えば第５図（ａ）に示すように、トレース条件が成立
するまでにループ（Ｇ−Ｈ間）を何回も実行する必要が
あるとする。この場合、トレースメモリにプログラム実
行結果をすべて書込んでいき、容量オーバーとなると最
初のメモリーアドレスに戻ってオーバーライトしていく
とすると、最終的にはループの実行結果ばかりが記録さ
れ、調べたい個所Ｆの実行結果は消えてしまい、トレー
スできない。

また、このような問題を回避するためには大量のトレー
スメモリが必要となり、回路規模が大型化し、専有面積
の増大を招く等の問題があった。本発明は上述した問題
点に鑑みてなされたものであり、その目的は、ループの
実行による有効なトレースデータの実質的な減少を防止
し、トレースメモリを最大限に活用できるトレース回路
を提供することにある。

（課題を解決するための手段） 本発明は、 ターゲットシステムに命令を実行させ、該ターゲットシ
ステムのバスアクセスをモニターしながらデータバスお
よびアドレスバスの状態をトレースメモリに記録するト
レース回路において、 命令フェッチサイクル毎に１ずつ加算されていくアドレ
スを保持する第１のラッチと、 トレース開始から終了に至るまでに実行されるループの
先頭アドレスを記憶しているループアドレスレジスタ
と、 該ループアドレスレジスタの記憶しているループ先頭ア
ドレスと、ターゲットシステムのアドレスバスの現在の
命令アドレスとの一致を検出する第１の比較器と、 現在の命令アドレスの直前の命令アドレスに１を加算し
た命令アドレスを保持する第２のラッチと、 該第２のラッチに保持した命令アドレスと現在の命令ア
ドレスとを比較することにより、現在の命令アドレスが
直前の命令アドレスに連続するアドレスであるか、ある
いは不連続なアドレスであるかを検出する第２の比較器
と、 前記第１の比較器により一致が検出され、かつ前記第２
の比較器により現在の命令アドレスと直前の命令アドレ
スとが連続であることが検出された場合に、前記第１の
ラッチに保持されたアドレスを保持する第３のラッチ
と、 前記第１の比較器により一致が検出され、かつ前記第２
の比較器により現在の命令アドレスと直前の命令アドレ
スとが連続であることが検出された場合に、前記第１の
ラッチが保持しているアドレスを前記トレースメモリへ
の書込みアドレスとして選択し、前記第１の比較器によ
り一致が検出され、かつ前記第２の比較器により現在の
命令アドレスと直前の命令アドレスとが不連続であるこ
とが検出された場合に、前記第３のラッチが保持してい
るアドレスを前記トレースメモリへの書込みアドレスと
して選択するセレクタと、 を具備したことを特徴とするトレース回路である。

（作用） あらかじめループアドレスレジスタに登録されているル
ープ先頭アドレスに実際の実行アドレスが到達すると、
それがプログラムをシーケンシャルに実行した結果始め
て到達したものであるか、あるいはループを実行するた
めに分岐命令によってループ先頭に分岐してきた結果で
あるかを検出し、ループ先頭に分岐してきた場合には、
この実行結果をトレースメモリの新たな番地に書込ま
ず、一番最初にシーケンシャルに実行した時のデータが
記憶されている番地にオーバーライトすることにより、
ループの実行部分が重複してトレースメモリに記録され
ないようにし、メモリの有効利用を達成する。

（実施例） 次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明のトレース回路の一実施例のブロック図
である。

本実施例は、ターゲットマイクロプロセッサのデータバ
スおよびアドレスバスの状態を記録するトレースメモリ
１と、命令フェッチサイクルであることを検出するデコ
ーダ２と、現在実行中の命令アドレスに１を加算する加
算器3aと、そのアドレスを保持するラッチ４と、ループ
先頭アドレスを保持するループアドレスレジスタ５と、
現在の命令アドレスを、直前の命令アドレスに１を加算
したものおよびループ先頭アドレスと比較して一致を検
出するコンパレータ6b,6aと、トレースメモリへの書込
みアドレスを保持するラッチ７と、ループ先頭アドレス
をトレースメモリに書込んだときのトレースメモリアド
レスを保持するラッチ８と、トレースメモリアドレスを
通常の命令実行の場合と、ループ先頭への分岐が起きた
場合とで切り換えるセレクタ９と、次のトレースメモリ
アドレスを生成するための加算器3bと、ループの回数を
カウントするループカウンタ11とから構成されている。

以上の回路により、通常の命令実行では、トレースメモ
リアドレスを＋１ずつインクリメントしながら、トレー
スを行い、ループ先頭命令をシーケンシャルに実行した
場合には、その時のトレースメモリアドレスを記憶し
（ラッチ８）、ループ先頭命令へ分岐して来て実行した
場合には、トレースメモリアドレスを、前にループ先頭
命令を格納したトレースメモリアドレス（ラッチ８の内
容）に設定することにより、ループ実行部分は最新の実
行結果のみトレースする機能を実現したものである。

各回路の機能は以下のとおりである。

トレースメモリ１は、データ、アドレスおよびループ先
頭に分岐してきたことを示すビットを記憶する。

デコーダ２は、命令フェッチサイクルであればFETCHをL
OWにする。

加算器3a,3bはアドレスに１を加算する。

ラッチ４は、直前の命令フェッチサイクルのアドレス＋
１を保持する。

ループアドレスレジスタ５には、ループ先頭アドレスを
設定しておく。

コンパレータ6a,6bは、アドレスの一致を検出する。こ
れらのコンパレータ6a,6bは、FETCHにより制御され、命
令フェッチサイクルでのみ動作する。

ラッチ７は、トレースメモリの書込みアドレスを保持す
る。

ラッチ８は、ループ先頭が実行されたときのトレースメ
モリアドレスを保持する。

セレクタ９は、通常はラッチ７のアドレスをトレースメ
モリアドレスとして与える。ループ先頭へ分岐してきた
場合は、ラッチ８をセレクトする。

ループカウンタ11は、ループの実行回数をカウントす
る。

ここで、請求範囲でいう第１のラッチ、第２のラッチ、
第３のラッチ、第１の比較器、第２の比較器は、それぞ
れ、ラッチ７、ラッチ４、ラッチ８、コンパレータ6a、
コンパレータ6bに相当する。

次に、本実施例の動作を第２図および第３図を用いて具
体的に説明する。

（１） ループ先頭をシーケンシャルに実行した場合 ループアドレスレジスタ５に設定されているループ先頭
アドレスＮと現在のアドレスとが一致すると比較器6aか
ら出力される信号HITが一時的にローレベルとなる（す
なわち負パルスが出力される）。また、現在のアドレス
とラッチ４の出力（直前のアドレス＋１）とが共にＮで
あり、一致しているため、CONTもローレベルとなって負
パルスが出力される。これにより、ナンドゲートT1の出
力がローレベルとなってサンプリングパルスがラッチ８
に供給され、ループ先頭データを格納したトレースメモ
リのアドレスＴがこのラッチ８に保持される。

すなわち、ナンドゲートT2の出力はハイレベル（“1"）
であるため、セレクタの出力ＹはＡ端子の入力（ラッチ
７の出力Ｔ）に等しくこのラッチ７の出力Ｔがトレース
メモリへの書込みアドレスとなり、一方で、このアドレ
スＴが後のループ実行に備えてラッチ８に保持される。

（２） ループ先頭に分岐してきた場合 この場合、ループ先頭アドレス（現在のアドレス）Ｎと
ラッチ４の出力アドレスＭ＋１とが一致しないためCONT
はハイレベルを維持する。これにより、ナンドゲートT2
の出力がローレベル（“0"）となってセレクタ９はラッ
チ８の出力アドレスを選択する。すなわち、ラッチ８の
内容Ｔがトレースメモリの書込みアドレスとなり、ラッ
チ７にＴ＋１をロードして、以下シーケンシャルに実行
した場合と同じアドレスにデータがオーバーライトされ
る。

第４図（ａ），（ｂ）は本実施例のトレース動作の一例
を示す図である。

同図（ａ）のようなプロセッサ動作が行なわれる場合、
ループが実行される部分B,Dは、最新のループ実行結果
のみがトレースメモリに残り、それ以前のものはオーバ
ーライトられる（同図（ｂ））。

この場合、ループカウンタ11は、トレース終了後、ルー
プＤのループ実行回数を保持している。

また、ループB,Dの先頭では、ループ先頭への分岐があ
ったことを示すビットがオンになっている。

以上、本発明を実施例を用いて説明したが、本発明はこ
れに限定されるものでなく、種々、変形、応用が可能で
ある。例えば、ループアドレスレジスタを含む検出回路
を複数設け、多重ループおよび複数シーケンシャルルー
プにも対応可能とすることもできる。

また、本発明はインサーキットエミュレータのトレース
回路だけではなく、例えば、マイクロプログラムのトレ
ース回路等にも利用できる。

（発明の効果） 以上説明したように本発明は、トレース中に、あらかじ
め登録しておいたループがあると、これをリアルタイム
に検出して、ループの実行部分が重複してトレースメモ
リに記録されないようにすることにより、メモリを有効
に利用するトレース機能を実現できる効果がある。

これにより、従来のトレース機能ではとらえられなかっ
た現象も、トレースメモリの容量を増大させることなく
トレースすることが可能となる。

【図面の簡単な説明】 第１図は本発明のトレース回路の一実施例のブロック
図、 第２図はループ先頭をシーケンシャルに実行した場合の
動作を説明するためのタイミングチャート、 第３図はループ先頭に分岐してきた場合の動作を説明す
るためのタイミングチャート、 第４図（ａ），（ｂ）は第１図の実施例のトレース動作
の一例を示す図であり、（ａ）はターゲットプロセッサ
の動作、（ｂ）はトレースメモリの内容を示す図であ
り、 第５図（ａ），（ｂ）は従来例のトレース動作の一例を
示す図である。 １……トレースメモリ、２……デコーダ 3a,3b……１加算器、４……ラッチ ５……ループアドレスレジスタ 6a,6b……比較器、7,8……ラッチ ９……セレクタ、11……ループカウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ターゲットシステムに命令を実行させ、該
   ターゲットシステムのバスアクセスをモニターしながら
   データバスおよびアドレスバスの状態をトレースメモリ
   に記録するトレース回路において、 命令フェッチサイクル毎に１ずつ加算されていくアドレ
   スを保持する第１のラッチと、 トレース開始から終了に至るまでに実行されるループの
   先頭アドレスを記憶しているループアドレスレジスタ
   と、 該ループアドレスレジスタの記憶しているループ先頭ア
   ドレスと、ターゲットシステムのアドレスバスの現在の
   命令アドレスとの一致を検出する第１の比較器と、 現在の命令アドレスの直前の命令アドレスに１を加算し
   た命令アドレスを保持する第２のラッチと、 該第２のラッチに保持した命令アドレスと現在の命令ア
   ドレスとを比較することにより、現在の命令アドレスが
   直前の命令アドレスに連続するアドレスであるか、ある
   いは不連続なアドレスであるかを検出する第２の比較器
   と、 前記第１の比較器により一致が検出され、かつ前記第２
   の比較器により現在の命令アドレスと直前の命令アドレ
   スとが連続であることが検出された場合に、前記第１の
   ラッチに保持されたアドレスを保持する第３のラッチ
   と、 前記第１の比較器により一致が検出され、かつ前記第２
   の比較器により現在の命令アドレスと直前の命令アドレ
   スとが連続であることが検出された場合に、前記第１の
   ラッチが保持しているアドレスを前記トレースメモリへ
   の書込みアドレスとして選択し、前記第１の比較器によ
   り一致が検出され、かつ前記第２の比較器により現在の
   命令アドレスと直前の命令アドレスとが不連続であるこ
   とが検出された場合に、前記第３のラッチが保持してい
   るアドレスを前記トレースメモリへの書込みアドレスと
   して選択するセレクタと、 を具備したことを特徴とするトレース回路。