JPS59180759A - ヒストリメモリの制御方式 - Google Patents
ヒストリメモリの制御方式Info
- Publication number
- JPS59180759A JPS59180759A JP58055929A JP5592983A JPS59180759A JP S59180759 A JPS59180759 A JP S59180759A JP 58055929 A JP58055929 A JP 58055929A JP 5592983 A JP5592983 A JP 5592983A JP S59180759 A JPS59180759 A JP S59180759A
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- JP
- Japan
- Prior art keywords
- memory
- history memory
- data
- output
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、計算機システムのヒストリメモリの制御方式
に関する。
に関する。
従来技術と問題点
計算機システムではヒストリメモリを設け、命令実行で
逐次取出されるデータを該メモリに格納し、障害が発生
したときは該ヒストリメモリのデータを調べて障害原因
を探究するようにしている。ヒストリメモリの容量は勿
論有限であり、計算機稼動中の全データを格納すること
は到底できない。
逐次取出されるデータを該メモリに格納し、障害が発生
したときは該ヒストリメモリのデータを調べて障害原因
を探究するようにしている。ヒストリメモリの容量は勿
論有限であり、計算機稼動中の全データを格納すること
は到底できない。
通常はアドレスが２５６程度のメモリを用い、一杯にな
ったら最初へ戻ってそこからまた書始めるという循環的
な使い方をする。従って障害で計算機動作が停止すると
、その停止時点から遡って２５６個のデータがヒストリ
メモリ内に収容されている。
ったら最初へ戻ってそこからまた書始めるという循環的
な使い方をする。従って障害で計算機動作が停止すると
、その停止時点から遡って２５６個のデータがヒストリ
メモリ内に収容されている。
第１図はパイプライン方式で動作する計算機のヒストリ
メモリの内容の説明図である。パイプライン方式では１
つの命令の実行が終了しないうちに次の命令が読み出さ
れ、実行に入る。こうして次々と出力される各種データ
がクロックによりヒストリメモリに書込まれ、２５６デ
ータ書込まれると次は最初のデータが消されてそこへ書
き込まれるから、書込まれた順に並べたアドレスは第１
図「アドレス」のように変りメモリ内容はｖＯｌＶｌ、
・・・・・・のように変って行く。そして時点ｔ１で障
害が発生し、ヒストリメモリがフリーズすると、そのと
きのメモリ内容はｖ３と工４とｖ５である。こ−で■は
バリッド（有効）を示し、■はインバリッド（無効）を
示し、前者は計算機が演算等の動作をしているときのデ
ータをまた後者は計算機がウェイト又はダミーサイクル
にあるときのデータを示す。障害原因の探究にはインバ
リッドデータは役に立たないが、案外これが多く、小容
量ヒストリメモリの有効利用を妨げている。即ち、障害
の原因となったデータはｖＯまたは■１にあったとして
も、インバリッドデータＩ４．Ｊ２があるとｖｏ、ｖｔ
は再書込みでメモリから消去されてしまっている。
メモリの内容の説明図である。パイプライン方式では１
つの命令の実行が終了しないうちに次の命令が読み出さ
れ、実行に入る。こうして次々と出力される各種データ
がクロックによりヒストリメモリに書込まれ、２５６デ
ータ書込まれると次は最初のデータが消されてそこへ書
き込まれるから、書込まれた順に並べたアドレスは第１
図「アドレス」のように変りメモリ内容はｖＯｌＶｌ、
・・・・・・のように変って行く。そして時点ｔ１で障
害が発生し、ヒストリメモリがフリーズすると、そのと
きのメモリ内容はｖ３と工４とｖ５である。こ−で■は
バリッド（有効）を示し、■はインバリッド（無効）を
示し、前者は計算機が演算等の動作をしているときのデ
ータをまた後者は計算機がウェイト又はダミーサイクル
にあるときのデータを示す。障害原因の探究にはインバ
リッドデータは役に立たないが、案外これが多く、小容
量ヒストリメモリの有効利用を妨げている。即ち、障害
の原因となったデータはｖＯまたは■１にあったとして
も、インバリッドデータＩ４．Ｊ２があるとｖｏ、ｖｔ
は再書込みでメモリから消去されてしまっている。
発明の目的
本発明はか−る点を改善し、ヒストリメモリには障害原
因となったデータが確実に格納されている確率を高めよ
うとするものである。具体的には着目する信号が発生し
てから所定サイクルだけはデータをヒストリメモリへ取
込むようにしようとするものである。
因となったデータが確実に格納されている確率を高めよ
うとするものである。具体的には着目する信号が発生し
てから所定サイクルだけはデータをヒストリメモリへ取
込むようにしようとするものである。
発明の構成
本発明はデータを循環的に書込まれて計算機システムの
障害原因究明用情報などを供給するヒストリメモリの制
御方式において、該メモリに、着目する信号が発生した
とき予め指定した回数だけデータ書込みを行なう回路を
設け、メモリを有効データに限定することを特徴とする
が、次に実施例を参照しながらこれを説明する。
障害原因究明用情報などを供給するヒストリメモリの制
御方式において、該メモリに、着目する信号が発生した
とき予め指定した回数だけデータ書込みを行なう回路を
設け、メモリを有効データに限定することを特徴とする
が、次に実施例を参照しながらこれを説明する。
発明の実施例
第２図は本発明の実施例を示し、１０はヒストリメモリ
、１２はそのアドレスレジスタ、１４はアドレスのイン
クリメントを行なう演算回路（＋１回路）、１６は書込
みデータレジスタである。演算回路１４の入力Ｓ１が１
のとき、演算回路１４はレジスタ１２の内容に１をプラ
スしたものを出力し、これがメモリ１０の次のアクセス
アドレスとなるから、ヒストリメモリ１０はアドレスを
０゜１．２．・・・・・・２５５，０，１，２． ・
・・・・・と更新され、それらにレジスタ１６の内容を
次々と書込まれる。レジスタ１６のＣＴＲ部（複数ビッ
トからなる）およびＴＲＧ部（これは１ビツトからなる
）カウンタ１８およびターゲット２０の内容が取込まれ
、そして図示しないが残りの部分へはヒストリメモリへ
採取するデータ、各種制御信号などの取込み回路が接続
され、それらが取込まれる。ターゲット２０は具体的に
はフリップフロップであって、着目する信号ＳＯが入力
するときセットされてＱ出力を１にし、信号Ｓ２により
リセットされるとき該Ｑ出力を０にする。２２はモード
セレクタ、２４はゲートでセレクタ２２が選択した信号
の論理和をとり （セレクタは複数の入力信号を選択す
ることもある）それをＶ、その反転をＮとして出力する
。ｖ＝１はライトイネーブルＷＥをオン（メモリ１０へ
のデータ書込みＯＫ）にし、またアドレスの歩道を行な
わせたりする。即ちＶ＝１なら５１＝１となり、前述の
ようにしてメモＩ７１０のアクセスアドレスは逐次（マ
シンサイクルで）＋１される。
、１２はそのアドレスレジスタ、１４はアドレスのイン
クリメントを行なう演算回路（＋１回路）、１６は書込
みデータレジスタである。演算回路１４の入力Ｓ１が１
のとき、演算回路１４はレジスタ１２の内容に１をプラ
スしたものを出力し、これがメモリ１０の次のアクセス
アドレスとなるから、ヒストリメモリ１０はアドレスを
０゜１．２．・・・・・・２５５，０，１，２． ・
・・・・・と更新され、それらにレジスタ１６の内容を
次々と書込まれる。レジスタ１６のＣＴＲ部（複数ビッ
トからなる）およびＴＲＧ部（これは１ビツトからなる
）カウンタ１８およびターゲット２０の内容が取込まれ
、そして図示しないが残りの部分へはヒストリメモリへ
採取するデータ、各種制御信号などの取込み回路が接続
され、それらが取込まれる。ターゲット２０は具体的に
はフリップフロップであって、着目する信号ＳＯが入力
するときセットされてＱ出力を１にし、信号Ｓ２により
リセットされるとき該Ｑ出力を０にする。２２はモード
セレクタ、２４はゲートでセレクタ２２が選択した信号
の論理和をとり （セレクタは複数の入力信号を選択す
ることもある）それをＶ、その反転をＮとして出力する
。ｖ＝１はライトイネーブルＷＥをオン（メモリ１０へ
のデータ書込みＯＫ）にし、またアドレスの歩道を行な
わせたりする。即ちＶ＝１なら５１＝１となり、前述の
ようにしてメモＩ７１０のアクセスアドレスは逐次（マ
シンサイクルで）＋１される。
またＶ＝１になるとカウンタ（レジスタ）３２、演算器
（加算器）３４からなる＋１回路も＋１を始める。３０
は比較器または一致回路で、カウンタ３２の内容とレジ
スタ２８の内容が一致したとき出力Ｓ２を生じる。レジ
スタ２８は採取するデータの数を指定するもので例えば
サービスプロセッサＳｖＰによりセットされる。従って
出力Ｓ２は更新したアドレス数従って採取したデータ数
がレジスタ２８にセットした指定数（ｎとする）になっ
たとき発生し、ターゲット２０をクリヤする。
（加算器）３４からなる＋１回路も＋１を始める。３０
は比較器または一致回路で、カウンタ３２の内容とレジ
スタ２８の内容が一致したとき出力Ｓ２を生じる。レジ
スタ２８は採取するデータの数を指定するもので例えば
サービスプロセッサＳｖＰによりセットされる。従って
出力Ｓ２は更新したアドレス数従って採取したデータ数
がレジスタ２８にセットした指定数（ｎとする）になっ
たとき発生し、ターゲット２０をクリヤする。
こうして信号ＳＯによるデータ採取は指定したｎ個で終
了する。信号ＳＯが再び現われると、同じことが繰り返
される。カウンタ１８と演算回路２６も＋１回路として
働くが、但しこれはＶ＝ Ｏ。
了する。信号ＳＯが再び現われると、同じことが繰り返
される。カウンタ１８と演算回路２６も＋１回路として
働くが、但しこれはＶ＝ Ｏ。
Ｖ＝１のとき動作し、Ｖ＝１．Ｖ−０ではリセットされ
る。Ｖ＝１ではヒストリメモリへのデータ採取を行ない
、■＝０ではそれを中止するが、中止期間も障害原因の
究明には役に立つ。カウンタ１８はこの中止期間を測定
するもので、レジスタ１６のＣＴＲ部を介してＶ＝１の
ときメモリ１０へ書込まれる。
る。Ｖ＝１ではヒストリメモリへのデータ採取を行ない
、■＝０ではそれを中止するが、中止期間も障害原因の
究明には役に立つ。カウンタ１８はこの中止期間を測定
するもので、レジスタ１６のＣＴＲ部を介してＶ＝１の
ときメモリ１０へ書込まれる。
着目する信号ＳＯには種々のものがあるが、例示すると
インストラクション フェッチ リクエスト（ＩＦ
ＲＥＱ）、オペランド フェッチリクエスト（ＯＰ
ＲＥＱ）、パイプライン計算の場合のブリフェッチ リ
クエスト（ＰＦ ＲＥＱ）などである。ブリフェッチ
は１０マシンサイクルで行なわれるとすると、レジスタ
２８にはｎ−１０をセットしたりする。信号Ｓ３はパイ
プラインバリッドを示し、セレクタ２２で選択してこれ
もターゲット２０の出力Ｑと同様Ｖ−１にしたりする。
インストラクション フェッチ リクエスト（ＩＦ
ＲＥＱ）、オペランド フェッチリクエスト（ＯＰ
ＲＥＱ）、パイプライン計算の場合のブリフェッチ リ
クエスト（ＰＦ ＲＥＱ）などである。ブリフェッチ
は１０マシンサイクルで行なわれるとすると、レジスタ
２８にはｎ−１０をセットしたりする。信号Ｓ３はパイ
プラインバリッドを示し、セレクタ２２で選択してこれ
もターゲット２０の出力Ｑと同様Ｖ−１にしたりする。
図示しないが信号Ｓ３もレジスタ１６に取り込まれる。
Ｓｏ、３３などの内容は既知、レジスタ１６への書込み
場所も既知であるから、１ビツトあれば充分である。信
号ＳＯなどの取込みは、当該端子へターゲット２０のセ
ント端子からの配線をクリップでとめる等の方法による
ことができる。勿論プログラム上で検出し、ターゲット
をセットするようにしてもよい。ターゲット２０を複数
個にし、レジスタ１６のＴＲＧ部を複数ビットにする等
により、着目する信号が複数の場合などにも対処できる
。
場所も既知であるから、１ビツトあれば充分である。信
号ＳＯなどの取込みは、当該端子へターゲット２０のセ
ント端子からの配線をクリップでとめる等の方法による
ことができる。勿論プログラム上で検出し、ターゲット
をセットするようにしてもよい。ターゲット２０を複数
個にし、レジスタ１６のＴＲＧ部を複数ビットにする等
により、着目する信号が複数の場合などにも対処できる
。
第３図は上述の動作をタイムチャートで説明する図で、
２０．Ｖ、Ｖ、・・・・・・は第２図のそれを示し、セ
ットターゲットＳＥＴ ＴＲＧはターゲット２０のセ
ット、Ｒ３Ｔはリセフトを示す。
２０．Ｖ、Ｖ、・・・・・・は第２図のそれを示し、セ
ットターゲットＳＥＴ ＴＲＧはターゲット２０のセ
ット、Ｒ３Ｔはリセフトを示す。
発明の詳細
な説明したように本発明によれば、着目する信号が現わ
れたとき指定数だけデータ採取することができるので、
ヒストリメモリの内容を欲しいデータにして無用なデー
タを排除でき、障害発生時の修復などに利用して甚だ有
効である。
れたとき指定数だけデータ採取することができるので、
ヒストリメモリの内容を欲しいデータにして無用なデー
タを排除でき、障害発生時の修復などに利用して甚だ有
効である。
第１図はヒストリメモリの動作説明図、第２図は本発明
の実施例を示す図、第３図はその動作を説明するタイム
チャートである。 図面で１０はヒストリメモリ、ＳＯは着目する信号、１
２．１４はアドレス歩進回路、２８は予め指定した回数
を書込まれるレジスタ、３０はメモリのアドレス更新が
予め指定した回数になったときアドレス更新を停止させ
る一致回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔墜
１１ １ １
の実施例を示す図、第３図はその動作を説明するタイム
チャートである。 図面で１０はヒストリメモリ、ＳＯは着目する信号、１
２．１４はアドレス歩進回路、２８は予め指定した回数
を書込まれるレジスタ、３０はメモリのアドレス更新が
予め指定した回数になったときアドレス更新を停止させ
る一致回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔墜
１１ １ １
Claims (1)
- データを循環的に書込まれて計算機システムの障害原因
究明用情報などを供給するヒストリメモリの制御方式に
おいて、該メモリに、着目する信号が発生したとき予め
指定した回数だけデータ書込みを行なう回路を設け、メ
モリを有効データに限定することを特徴としたヒストリ
メモリの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055929A JPH0666055B2 (ja) | 1983-03-31 | 1983-03-31 | ヒストリメモリの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055929A JPH0666055B2 (ja) | 1983-03-31 | 1983-03-31 | ヒストリメモリの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180759A true JPS59180759A (ja) | 1984-10-13 |
| JPH0666055B2 JPH0666055B2 (ja) | 1994-08-24 |
Family
ID=13012773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055929A Expired - Lifetime JPH0666055B2 (ja) | 1983-03-31 | 1983-03-31 | ヒストリメモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666055B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245250A (ja) * | 1985-04-23 | 1986-10-31 | Nec Corp | 情報履歴記憶装置 |
| US5088280A (en) * | 1988-03-23 | 1992-02-18 | Rolls-Royce Plc | Prevention of icing in the intakes of aerospace propulsors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5341A (en) * | 1976-06-24 | 1978-01-05 | Fujitsu Ltd | Order address collection controll system |
| JPS57101955A (en) * | 1980-12-16 | 1982-06-24 | Nec Corp | Status history storage system |
-
1983
- 1983-03-31 JP JP58055929A patent/JPH0666055B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5341A (en) * | 1976-06-24 | 1978-01-05 | Fujitsu Ltd | Order address collection controll system |
| JPS57101955A (en) * | 1980-12-16 | 1982-06-24 | Nec Corp | Status history storage system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245250A (ja) * | 1985-04-23 | 1986-10-31 | Nec Corp | 情報履歴記憶装置 |
| US5088280A (en) * | 1988-03-23 | 1992-02-18 | Rolls-Royce Plc | Prevention of icing in the intakes of aerospace propulsors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666055B2 (ja) | 1994-08-24 |
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