JPH02205937A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPH02205937A JPH02205937A JP1024832A JP2483289A JPH02205937A JP H02205937 A JPH02205937 A JP H02205937A JP 1024832 A JP1024832 A JP 1024832A JP 2483289 A JP2483289 A JP 2483289A JP H02205937 A JPH02205937 A JP H02205937A
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- JP
- Japan
- Prior art keywords
- address
- memory
- flag
- order part
- traced
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000010365 information processing Effects 0.000 title claims description 9
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は情報処理システムに関し、特にアドレストレー
ス制御方式に関する。 ｒ従来の技術〕 従来、情報処理システムにおけるアドレストレース制御
方式は実行アドレスをそのままの形で順次メモリに書込
む方式がとられていた。 また、メモリの削減のために実際にトレースしていく上
で有効なアドレス分岐点等の特異アドレスのみをトレー
スする方式も考えられる。
ス制御方式に関する。 ｒ従来の技術〕 従来、情報処理システムにおけるアドレストレース制御
方式は実行アドレスをそのままの形で順次メモリに書込
む方式がとられていた。 また、メモリの削減のために実際にトレースしていく上
で有効なアドレス分岐点等の特異アドレスのみをトレー
スする方式も考えられる。
【発明が解決しようとする課題１
上述した従来のアドレストレース制御方式のうち、前者
では、アドレスをそのままの形でトレースするため必要
となるメモリの容量に比較してその中の有効な情報の占
める割合が小さいので比較的大きな容量のメモリが必要
であり、また、後者のようにアドレス分岐点等の特異ア
ドレスのみをトレースする場合、メモリの削減という観
点からは有効であるが、種々の分岐命令に対応するため
には一般に画一化できるとは限らずハードウェア量の点
から見ればむしろ複雑となるので必ずしも削減とならず
、さらに詳細な動作を知りたい場合には不向きであると
いう欠点がある。 【課題を解決するための手段】 本発明の情報処理システムは、 １ステツプ前のアドレスの上位部を保持するレジスタと
、 メモリと、 前記レジスタに保持されているアドレス上位部と現時点
のアドレスの上位部とを比較し、不一致の場合にのみ前
記メモリ内のフラグを一時セットする比較回路と、 前記レジスタに保持されていたアドレス上位部と現時点
のアドレス上位部との前記比較回路による比較結果が一
致の場合は、アドレス下位部を選択してトレース情報と
して前記メモリに格納し、前記比較結果が不一致の場合
は、前記フラグがセットされた前記メモリにアドレス上
位部を選択してトレース情報として格納し、その直後に
前記フラグがリセットされた前記メモリにアドレス下位
部を選択してトレース情報として格納するセレクタとを
含む。 〔作 用〕 アドレス上位部に変化がない場合は、アドレス下位部の
みがメモリにトレースされ、アドレス上位部に変化があ
った場合にのみアドレス上位部と下位部の両方がトレー
スされ、かつ、トレースされた情報がアドレス上位部で
あるか下位部であるかがフラグで示されているので、ア
ドレス分岐点等の特異アドレスのみをトレースする方式
のようにハードウェアを複雑化する等のことなくしてメ
モリの容量が削減できる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の情報処理システムの一実施例のブロッ
ク図、第２図は第１図のメモリ４の内容を示す図である
。 この情報処理システムはレジスタ１と比較回路２とセレ
クタ３とメモリ４を含んでいる。レジスタｌには１ステ
ツプ前に実行されたアドレスの上位部の値が保持されて
いる。比較回路２は現時点のアドレスがトレース情報と
してアドレスバスに見えてくると、このアドレスの上位
部の値とレジスタｌの出力である１ステツプ前に実行さ
れたアドレスの上位部の値を比較して一致しているかど
うかを判定し、比較結果が一致しないとき、すなわちア
ドレス上位部に変化が生じた場合は、アドレス上位部に
変化があったか否かを示すフラグ５を一時ｒｌＪにセッ
トする。メモリ４にはフラグ５とトレース情報６が格納
される。セレクタ３は、比較回路２でのレジスタｌに保
持されていたアドレス上位部と現時点のアドレス上位部
との比較結果が一致しているとき、すなわちアドレス上
位部に変化がない場合は、現時点のアドレス下位部のデ
ータを選択してトレース情報６としてフラグ５が「０」
となっているメモリ４に格納し、比較結果が不一致のと
き、すなわち分岐命令等でアドレス上位部に変化が生じ
た場合は、現時点のアドレス上位部のデータを選択して
比較回路４によってフラグ５が「１」にセットされてい
るメモリ４にトレース情報６として格納し、その直後フ
ラグ５がｒＯＪにリセットされたメモリ４に現時点のア
ドレス下位部のデータを選択してトレース情報６として
格納する。 第２図はメモリ４内に格納されたフラグ５とトレース情
報６を示す図である。 この図はアドレスが・・・→２０→２１→２Ａ→２Ｂ→
２Ｃ→５Ｄ４→５Ｄ５→１３０Ｂ→・・・と変化した場
合の様子を示しているが、アドレスが２バイト幅である
とすれば２０〜２Ｃまではアドレス上位部１バイトは、
常に「００」であるため、フラグ５はｒＯＪのままで、
メモリ４にアドレス下位部のみがトレースされている。 この場合２１→２Ａでの分岐はトレース上の変化はない
０次に、２Ｃ→５Ｄ４とアドレスが分岐する場合、アド
レス上位部１バイトがｒｏＯＪ −ｒ０５Ｊに変化して
いるのでフラグ５は「１」にセットされ、メモリ４には
アドレス上位部のｒ０５Ｊがトレース情報６としてトレ
ースされる。その直後にフラグ５は「０」にリセットさ
れ、アドレス下位部「Ｄ４」がトレースされる。５Ｄ４
→５Ｄ５ではアドレス上位部に変化がないため、フラグ
５は「０」でアドレス下位部の「Ｄ５」のみがトレース
され、５Ｄ５−１３０Ｂではアドレス上位部が変化があ
るのでフラグ５はｒｌＪにセットされアドレス上位部「
１３」がトレースされ、次にフラグ５はｒＯＪにリセッ
トされ、アドレス下位部の「ＯＢ」がトレースされると
いうように順にトレースが進められていく。 上述したように、メモリ４内のフラグ５がセットされて
いるかいないかによってトレース情報６がアドレス上位
部を示しているか下位部を示しているかが判断できるの
で、実際のアドレスが２バイト幅であっても（１バイト
＋１ビツト）のメモリによって表現でき、メモリ容量を
削減することができる。 〔発明の効果〕 以上説明したように本発明は、現時点のアドレス上位部
と１ステツプ前のアドレス上位部とを比較し、アドレス
上位部に変化がない場合はアドレス下位部のみをメモリ
に格納し、アドレス上位部に変化があった場合にのみ、
前記メモリにフラグをセットしてアドレス上位部を格納
しその直後に該フラグがリセットされた前記メモリにア
ドレス下位部をトレース情報として格納することにより
、アドレストレースにおいてトレース情報のビット長が
減少し、かつ格納されたトレース情報がアドレス上位部
であるか下位部であるかがフラグにより判別できるので
、アドレス分岐点等の特異アドレスのみをトレースする
方式のようにハードウェアを複雑化する等のことなしに
、小容量のメモリで済むという効果がある。
では、アドレスをそのままの形でトレースするため必要
となるメモリの容量に比較してその中の有効な情報の占
める割合が小さいので比較的大きな容量のメモリが必要
であり、また、後者のようにアドレス分岐点等の特異ア
ドレスのみをトレースする場合、メモリの削減という観
点からは有効であるが、種々の分岐命令に対応するため
には一般に画一化できるとは限らずハードウェア量の点
から見ればむしろ複雑となるので必ずしも削減とならず
、さらに詳細な動作を知りたい場合には不向きであると
いう欠点がある。 【課題を解決するための手段】 本発明の情報処理システムは、 １ステツプ前のアドレスの上位部を保持するレジスタと
、 メモリと、 前記レジスタに保持されているアドレス上位部と現時点
のアドレスの上位部とを比較し、不一致の場合にのみ前
記メモリ内のフラグを一時セットする比較回路と、 前記レジスタに保持されていたアドレス上位部と現時点
のアドレス上位部との前記比較回路による比較結果が一
致の場合は、アドレス下位部を選択してトレース情報と
して前記メモリに格納し、前記比較結果が不一致の場合
は、前記フラグがセットされた前記メモリにアドレス上
位部を選択してトレース情報として格納し、その直後に
前記フラグがリセットされた前記メモリにアドレス下位
部を選択してトレース情報として格納するセレクタとを
含む。 〔作 用〕 アドレス上位部に変化がない場合は、アドレス下位部の
みがメモリにトレースされ、アドレス上位部に変化があ
った場合にのみアドレス上位部と下位部の両方がトレー
スされ、かつ、トレースされた情報がアドレス上位部で
あるか下位部であるかがフラグで示されているので、ア
ドレス分岐点等の特異アドレスのみをトレースする方式
のようにハードウェアを複雑化する等のことなくしてメ
モリの容量が削減できる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の情報処理システムの一実施例のブロッ
ク図、第２図は第１図のメモリ４の内容を示す図である
。 この情報処理システムはレジスタ１と比較回路２とセレ
クタ３とメモリ４を含んでいる。レジスタｌには１ステ
ツプ前に実行されたアドレスの上位部の値が保持されて
いる。比較回路２は現時点のアドレスがトレース情報と
してアドレスバスに見えてくると、このアドレスの上位
部の値とレジスタｌの出力である１ステツプ前に実行さ
れたアドレスの上位部の値を比較して一致しているかど
うかを判定し、比較結果が一致しないとき、すなわちア
ドレス上位部に変化が生じた場合は、アドレス上位部に
変化があったか否かを示すフラグ５を一時ｒｌＪにセッ
トする。メモリ４にはフラグ５とトレース情報６が格納
される。セレクタ３は、比較回路２でのレジスタｌに保
持されていたアドレス上位部と現時点のアドレス上位部
との比較結果が一致しているとき、すなわちアドレス上
位部に変化がない場合は、現時点のアドレス下位部のデ
ータを選択してトレース情報６としてフラグ５が「０」
となっているメモリ４に格納し、比較結果が不一致のと
き、すなわち分岐命令等でアドレス上位部に変化が生じ
た場合は、現時点のアドレス上位部のデータを選択して
比較回路４によってフラグ５が「１」にセットされてい
るメモリ４にトレース情報６として格納し、その直後フ
ラグ５がｒＯＪにリセットされたメモリ４に現時点のア
ドレス下位部のデータを選択してトレース情報６として
格納する。 第２図はメモリ４内に格納されたフラグ５とトレース情
報６を示す図である。 この図はアドレスが・・・→２０→２１→２Ａ→２Ｂ→
２Ｃ→５Ｄ４→５Ｄ５→１３０Ｂ→・・・と変化した場
合の様子を示しているが、アドレスが２バイト幅である
とすれば２０〜２Ｃまではアドレス上位部１バイトは、
常に「００」であるため、フラグ５はｒＯＪのままで、
メモリ４にアドレス下位部のみがトレースされている。 この場合２１→２Ａでの分岐はトレース上の変化はない
０次に、２Ｃ→５Ｄ４とアドレスが分岐する場合、アド
レス上位部１バイトがｒｏＯＪ −ｒ０５Ｊに変化して
いるのでフラグ５は「１」にセットされ、メモリ４には
アドレス上位部のｒ０５Ｊがトレース情報６としてトレ
ースされる。その直後にフラグ５は「０」にリセットさ
れ、アドレス下位部「Ｄ４」がトレースされる。５Ｄ４
→５Ｄ５ではアドレス上位部に変化がないため、フラグ
５は「０」でアドレス下位部の「Ｄ５」のみがトレース
され、５Ｄ５−１３０Ｂではアドレス上位部が変化があ
るのでフラグ５はｒｌＪにセットされアドレス上位部「
１３」がトレースされ、次にフラグ５はｒＯＪにリセッ
トされ、アドレス下位部の「ＯＢ」がトレースされると
いうように順にトレースが進められていく。 上述したように、メモリ４内のフラグ５がセットされて
いるかいないかによってトレース情報６がアドレス上位
部を示しているか下位部を示しているかが判断できるの
で、実際のアドレスが２バイト幅であっても（１バイト
＋１ビツト）のメモリによって表現でき、メモリ容量を
削減することができる。 〔発明の効果〕 以上説明したように本発明は、現時点のアドレス上位部
と１ステツプ前のアドレス上位部とを比較し、アドレス
上位部に変化がない場合はアドレス下位部のみをメモリ
に格納し、アドレス上位部に変化があった場合にのみ、
前記メモリにフラグをセットしてアドレス上位部を格納
しその直後に該フラグがリセットされた前記メモリにア
ドレス下位部をトレース情報として格納することにより
、アドレストレースにおいてトレース情報のビット長が
減少し、かつ格納されたトレース情報がアドレス上位部
であるか下位部であるかがフラグにより判別できるので
、アドレス分岐点等の特異アドレスのみをトレースする
方式のようにハードウェアを複雑化する等のことなしに
、小容量のメモリで済むという効果がある。
第１図は本発明の情報処理システムの一実施例のブロッ
ク図、第２図は第１図のメモリ４の内容を示す図である
。 １・・・・・・レジスタ、 ３・・・・・・セレクタ、 ５・・・・・・フラグ、 ７−−−−−・アドレスバス。 ２・・・・・・比較回路、 ４−−−−−−メモリ、 ６・・・・・・トレース情報、
ク図、第２図は第１図のメモリ４の内容を示す図である
。 １・・・・・・レジスタ、 ３・・・・・・セレクタ、 ５・・・・・・フラグ、 ７−−−−−・アドレスバス。 ２・・・・・・比較回路、 ４−−−−−−メモリ、 ６・・・・・・トレース情報、
Claims (1)
- 【特許請求の範囲】 １、情報処理システムにおいて、 １ステップ前のアドレスの上位部を保持するレジスタと
、 メモリと、 前記レジスタに保持されているアドレス上位部と現時点
のアドレスの上位部とを比較し、不一致の場合にのみ前
記メモリ内のフラグを一時セットする比較回路と、 前記レジスタに保持されていたアドレス上位部と現時点
のアドレス上位部との前記比較回路による比較結果が一
致の場合は、アドレス下位部を選択してトレース情報と
して前記メモリに格納し、前記比較結果が不一致の場合
は、前記フラグがセットされた前記メモリにアドレス上
位部を選択してトレース情報として格納し、その直後に
前記フラグがリセットされた前記メモリにアドレス下位
部を選択してトレース情報として格納するセレクタとを
含むことを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024832A JPH02205937A (ja) | 1989-02-03 | 1989-02-03 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024832A JPH02205937A (ja) | 1989-02-03 | 1989-02-03 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02205937A true JPH02205937A (ja) | 1990-08-15 |
Family
ID=12149171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024832A Pending JPH02205937A (ja) | 1989-02-03 | 1989-02-03 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02205937A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6594782B1 (en) | 1998-12-28 | 2003-07-15 | Fujitsu Limited | Information processing apparatus |
| US6839869B2 (en) | 2000-11-27 | 2005-01-04 | Renesas Technology Corp. | Trace control circuit for tracing CPU operation in real time |
-
1989
- 1989-02-03 JP JP1024832A patent/JPH02205937A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6594782B1 (en) | 1998-12-28 | 2003-07-15 | Fujitsu Limited | Information processing apparatus |
| US6839869B2 (en) | 2000-11-27 | 2005-01-04 | Renesas Technology Corp. | Trace control circuit for tracing CPU operation in real time |
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