JPH02205937A - 情報処理システム - Google Patents

情報処理システム

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Publication number
JPH02205937A
JPH02205937A JP1024832A JP2483289A JPH02205937A JP H02205937 A JPH02205937 A JP H02205937A JP 1024832 A JP1024832 A JP 1024832A JP 2483289 A JP2483289 A JP 2483289A JP H02205937 A JPH02205937 A JP H02205937A
Authority
JP
Japan
Prior art keywords
address
memory
flag
order part
traced
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1024832A
Other languages
English (en)
Inventor
Naoki Okano
直樹 岡野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1024832A priority Critical patent/JPH02205937A/ja
Publication of JPH02205937A publication Critical patent/JPH02205937A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】
本発明は情報処理システムに関し、特にアドレストレー
ス制御方式に関する。 r従来の技術〕 従来、情報処理システムにおけるアドレストレース制御
方式は実行アドレスをそのままの形で順次メモリに書込
む方式がとられていた。 また、メモリの削減のために実際にトレースしていく上
で有効なアドレス分岐点等の特異アドレスのみをトレー
スする方式も考えられる。
【発明が解決しようとする課題1 上述した従来のアドレストレース制御方式のうち、前者
では、アドレスをそのままの形でトレースするため必要
となるメモリの容量に比較してその中の有効な情報の占
める割合が小さいので比較的大きな容量のメモリが必要
であり、また、後者のようにアドレス分岐点等の特異ア
ドレスのみをトレースする場合、メモリの削減という観
点からは有効であるが、種々の分岐命令に対応するため
には一般に画一化できるとは限らずハードウェア量の点
から見ればむしろ複雑となるので必ずしも削減とならず
、さらに詳細な動作を知りたい場合には不向きであると
いう欠点がある。 【課題を解決するための手段】 本発明の情報処理システムは、 1ステツプ前のアドレスの上位部を保持するレジスタと
、 メモリと、 前記レジスタに保持されているアドレス上位部と現時点
のアドレスの上位部とを比較し、不一致の場合にのみ前
記メモリ内のフラグを一時セットする比較回路と、 前記レジスタに保持されていたアドレス上位部と現時点
のアドレス上位部との前記比較回路による比較結果が一
致の場合は、アドレス下位部を選択してトレース情報と
して前記メモリに格納し、前記比較結果が不一致の場合
は、前記フラグがセットされた前記メモリにアドレス上
位部を選択してトレース情報として格納し、その直後に
前記フラグがリセットされた前記メモリにアドレス下位
部を選択してトレース情報として格納するセレクタとを
含む。 〔作 用〕 アドレス上位部に変化がない場合は、アドレス下位部の
みがメモリにトレースされ、アドレス上位部に変化があ
った場合にのみアドレス上位部と下位部の両方がトレー
スされ、かつ、トレースされた情報がアドレス上位部で
あるか下位部であるかがフラグで示されているので、ア
ドレス分岐点等の特異アドレスのみをトレースする方式
のようにハードウェアを複雑化する等のことなくしてメ
モリの容量が削減できる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第1図は本発明の情報処理システムの一実施例のブロッ
ク図、第2図は第1図のメモリ4の内容を示す図である
。 この情報処理システムはレジスタ1と比較回路2とセレ
クタ3とメモリ4を含んでいる。レジスタlには1ステ
ツプ前に実行されたアドレスの上位部の値が保持されて
いる。比較回路2は現時点のアドレスがトレース情報と
してアドレスバスに見えてくると、このアドレスの上位
部の値とレジスタlの出力である1ステツプ前に実行さ
れたアドレスの上位部の値を比較して一致しているかど
うかを判定し、比較結果が一致しないとき、すなわちア
ドレス上位部に変化が生じた場合は、アドレス上位部に
変化があったか否かを示すフラグ5を一時rlJにセッ
トする。メモリ4にはフラグ5とトレース情報6が格納
される。セレクタ3は、比較回路2でのレジスタlに保
持されていたアドレス上位部と現時点のアドレス上位部
との比較結果が一致しているとき、すなわちアドレス上
位部に変化がない場合は、現時点のアドレス下位部のデ
ータを選択してトレース情報6としてフラグ5が「0」
となっているメモリ4に格納し、比較結果が不一致のと
き、すなわち分岐命令等でアドレス上位部に変化が生じ
た場合は、現時点のアドレス上位部のデータを選択して
比較回路4によってフラグ5が「1」にセットされてい
るメモリ4にトレース情報6として格納し、その直後フ
ラグ5がrOJにリセットされたメモリ4に現時点のア
ドレス下位部のデータを選択してトレース情報6として
格納する。 第2図はメモリ4内に格納されたフラグ5とトレース情
報6を示す図である。 この図はアドレスが・・・→20→21→2A→2B→
2C→5D4→5D5→130B→・・・と変化した場
合の様子を示しているが、アドレスが2バイト幅である
とすれば20〜2Cまではアドレス上位部1バイトは、
常に「00」であるため、フラグ5はrOJのままで、
メモリ4にアドレス下位部のみがトレースされている。 この場合21→2Aでの分岐はトレース上の変化はない
0次に、2C→5D4とアドレスが分岐する場合、アド
レス上位部1バイトがroOJ −r05Jに変化して
いるのでフラグ5は「1」にセットされ、メモリ4には
アドレス上位部のr05Jがトレース情報6としてトレ
ースされる。その直後にフラグ5は「0」にリセットさ
れ、アドレス下位部「D4」がトレースされる。5D4
→5D5ではアドレス上位部に変化がないため、フラグ
5は「0」でアドレス下位部の「D5」のみがトレース
され、5D5−130Bではアドレス上位部が変化があ
るのでフラグ5はrlJにセットされアドレス上位部「
13」がトレースされ、次にフラグ5はrOJにリセッ
トされ、アドレス下位部の「OB」がトレースされると
いうように順にトレースが進められていく。 上述したように、メモリ4内のフラグ5がセットされて
いるかいないかによってトレース情報6がアドレス上位
部を示しているか下位部を示しているかが判断できるの
で、実際のアドレスが2バイト幅であっても(1バイト
+1ビツト)のメモリによって表現でき、メモリ容量を
削減することができる。 〔発明の効果〕 以上説明したように本発明は、現時点のアドレス上位部
と1ステツプ前のアドレス上位部とを比較し、アドレス
上位部に変化がない場合はアドレス下位部のみをメモリ
に格納し、アドレス上位部に変化があった場合にのみ、
前記メモリにフラグをセットしてアドレス上位部を格納
しその直後に該フラグがリセットされた前記メモリにア
ドレス下位部をトレース情報として格納することにより
、アドレストレースにおいてトレース情報のビット長が
減少し、かつ格納されたトレース情報がアドレス上位部
であるか下位部であるかがフラグにより判別できるので
、アドレス分岐点等の特異アドレスのみをトレースする
方式のようにハードウェアを複雑化する等のことなしに
、小容量のメモリで済むという効果がある。
【図面の簡単な説明】
第1図は本発明の情報処理システムの一実施例のブロッ
ク図、第2図は第1図のメモリ4の内容を示す図である
。 1・・・・・・レジスタ、 3・・・・・・セレクタ、 5・・・・・・フラグ、 7−−−−−・アドレスバス。 2・・・・・・比較回路、 4−−−−−−メモリ、 6・・・・・・トレース情報、

Claims (1)

  1. 【特許請求の範囲】 1、情報処理システムにおいて、 1ステップ前のアドレスの上位部を保持するレジスタと
    、 メモリと、 前記レジスタに保持されているアドレス上位部と現時点
    のアドレスの上位部とを比較し、不一致の場合にのみ前
    記メモリ内のフラグを一時セットする比較回路と、 前記レジスタに保持されていたアドレス上位部と現時点
    のアドレス上位部との前記比較回路による比較結果が一
    致の場合は、アドレス下位部を選択してトレース情報と
    して前記メモリに格納し、前記比較結果が不一致の場合
    は、前記フラグがセットされた前記メモリにアドレス上
    位部を選択してトレース情報として格納し、その直後に
    前記フラグがリセットされた前記メモリにアドレス下位
    部を選択してトレース情報として格納するセレクタとを
    含むことを特徴とする情報処理システム。
JP1024832A 1989-02-03 1989-02-03 情報処理システム Pending JPH02205937A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1024832A JPH02205937A (ja) 1989-02-03 1989-02-03 情報処理システム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1024832A JPH02205937A (ja) 1989-02-03 1989-02-03 情報処理システム

Publications (1)

Publication Number Publication Date
JPH02205937A true JPH02205937A (ja) 1990-08-15

Family

ID=12149171

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1024832A Pending JPH02205937A (ja) 1989-02-03 1989-02-03 情報処理システム

Country Status (1)

Country Link
JP (1) JPH02205937A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6594782B1 (en) 1998-12-28 2003-07-15 Fujitsu Limited Information processing apparatus
US6839869B2 (en) 2000-11-27 2005-01-04 Renesas Technology Corp. Trace control circuit for tracing CPU operation in real time

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6594782B1 (en) 1998-12-28 2003-07-15 Fujitsu Limited Information processing apparatus
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