JPH0784885A

JPH0784885A - キャッシュメモリ制御装置

Info

Publication number: JPH0784885A
Application number: JP5224453A
Authority: JP
Inventors: Masaaki Yamamoto; 昌明山本; Takashi Maruyama; 隆丸山
Original assignee: Hitachi Ltd; Hitachi West Service Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Industrial Equipment Co Ltd
Priority date: 1993-09-09
Filing date: 1993-09-09
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】キャッシュメモリ内に常に使用優先度の高い
データを保持して、キャッシュヒット率を高め、記憶シ
ステムの性能を向上させる。【構成】主記憶装置からキャッシュメモリへのデータ
のバースト転送制御を行うキャッシュメモリ制御装置に
おいて、データの転送先にあるキャッシュメモリ内の既
存データのキャッシュメモリ内に保持されるべき優先度
を、キャッシュメモリのヒット判定に用いるアドレスア
レイの各エントリデータに付与するなどして設定し、こ
の優先度と、ＯＳ等により設定した転送対象データの優
先度とを比較して、主記憶装置からキャッシュメモリへ
のデータ転送の可否を判別する転送抑止部を設ける構成
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速メモリアクセスが
可能なキャッシュメモリを装備した記憶システムに係わ
り、特に、キャッシュメモリのヒット率を向上させるの
に好適なキャッシュメモリ制御装置に関するものであ
る。

【０００２】

【従来の技術】高速メモリアクセスを可能とするキャッ
シュメモリを装備した記憶システムにおいて、既にバー
スト転送が実行され有効なデータを持つキャッシュブロ
ックに対して、同一アドレスアレイエントリの上書きが
行われるアドレスで、メモリリード処理が起動された場
合、既存のデータの使用頻度に関係なく、既存キャッシ
ュデータに対する上書き、すなわち、既存キャッシュデ
ータに対し新規データのバースト転送を実施することが
一般的である。この場合、使用頻度の高いデータがキャ
ッシュメモリ内に存在していても、使用頻度の低いキャ
ッシュブロックに書き換えられてしまい、キャッシュメ
モリのヒット率が低下してしまう。

【０００３】キャッシュメモリのヒット率を向上させる
ためには、従来、キャッシュメモリと、このメモリを管
理するためのタグメモリであるアドレスアレイをｎ面持
たせるｎウェイセットアソシエイティブ方式や、命令キ
ャッシュとデータキャッシュを分離する方式、あるい
は、キャッシュメモリの容量を増やす等の技術が用いら
れている。しかし、これらの技術を採用したとしても、
キャッシュメモリの使用効率は、実際にシステムがどの
ようなオペレーティングシステム（以下、ＯＳ：Ｏｐｅ
ｒａｔｉｎｇＳｙｓｔｅｍと記載）を用いるか、ま
た、どのようなプログラムを実行するかにより、大きく
左右される。

【０００４】また、例えば、特開平４−２１５１５１に
記載の技術においては、プログラム処理の特性に応じて
キャッシュメモリの更新を行う際、このキャッシュメモ
リに追い出し優先レベルを付加し、追い出しレベルの高
いブロックから、キャッシュメモリの更新を行う。しか
し、この技術では、まずキャッシュのディレクトリ構成
がアソシアティブ方式であることが必須であり、ハード
ウェア構成の物量が非常に大きいものとなる恐れがあ
る。また、キャッシュメモリに対するバースト転送が行
われる際、追い出し優先度の一番高いデータブロックが
必ず追い出され、この追い出されたデータの使用頻度
が、比較的高い場合においても追い出される可能性があ
る。すなわち、キャッシュデータの優先順位を、既存キ
ャッシュブロック同志の中で判定し、データの追い出し
を行っているため、データ優先度の高いブロックで構成
されていても、追い出し処理は必ず行われる。このた
め、優先度の高いデータが追い出され、優先度の低いデ
ータがキャッシュに転送される弊害があり、キャッシュ
メモリのヒット率を向上させる実現方法としては、十分
であるとは言えない。

【０００５】このように、従来の技術では、キャッシュ
データの優先順位を、既存のキャッシュブロック同志の
中で判定しているため、優先度の低いデータにより、優
先度の高いデータが上書きされてしまう。また、キャッ
シュメモリ内のデータの使用頻度を意識した制御を、外
部から指定することができず、キャッシュメモリに対す
るバースト転送において、転送を行うデータの重要度
を、キャッシュメモリ制御装置が意識できず、優先度が
高い（使用頻度が高い）既存データに対する新規データ
（使用頻度は低い）の上書きが行われてしまう。そのた
めに、システム全体から見たキャッシュヒット率の向上
を図ることができない。

【０００６】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、キャッシュメモリに優先的に格
納されるべきデータを、外部から指示することができ
ず、また、キャッシュデータの優先順位を、既存キャッ
シュブロック同志の中で判定しているため、キャッシュ
メモリ内の既存データの上書き処理において、優先度の
低いデータにより、優先度の高いデータが追い出されて
しまう点である。本発明の目的は、これら従来技術の課
題を解決し、外部からの指示でキャッシュメモリに格納
されるべきデータの優先度の設定を行い、また、キャッ
シュメモリに対するバースト転送制御を、既存データと
転送データの優先度に基づき行い、常に使用優先度の高
いデータをキャッシュメモリ内に保持することにより、
キャッシュヒット率を向上させることを可能とするキャ
ッシュメモリ制御装置を提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明のキャッシュメモリ制御装置は、（１）主記
憶装置からキャッシュメモリへのデータのバースト転送
制御を行うキャッシュメモリ制御装置において、データ
の転送先にあるキャッシュメモリ内の既存データのこの
キャッシュメモリ内に保持されるべき優先度と、転送対
象のデータの優先度とを比較して、主記憶装置からキャ
ッシュメモリへのデータ転送の可否を判別する転送抑止
部を設けることを特徴とする。また、（２）上記（１）
に記載のキャッシュメモリ制御装置において、転送抑止
部は、キャッシュメモリの既存データの無い領域へのバ
ースト転送時に、ＯＳからの指示に基づき主記憶装置内
のデータに対して各バースト転送単位で設定された優先
度を示す優先情報を読み取り、キャッシュメモリ内のデ
ータの優先情報として設定する優先情報設定部と、キャ
ッシュメモリの既存データが有る領域へのバースト転送
時に、このバースト転送の対象となるデータの優先情報
と、キャッシュメモリ内の既存データの優先情報とを比
較する優先情報比較部とを具備し、バースト転送の対象
となるデータの優先度の方が高い場合にのみ、データの
バースト転送と優先情報の変更を行うことを特徴とす
る。また、（３）上記（２）に記載のキャッシュメモリ
制御装置において、優先情報設定部は、バースト転送さ
れてきたデータから、ＯＳからの指示に基づきこのデー
タに付与された優先情報を読み取る優先情報読み取り部
を具備することを特徴とする。また、（４）上記
（２）、もしくは、（３）のいずれかに記載のキャッシ
ュメモリ制御装置において、優先情報設定部は、読み取
った優先情報を、キャッシュメモリのヒット判定に用い
るアドレスアレイの各エントリデータに付与する優先情
報付与部を具備することを特徴とする。また、（５）上
記（１）に記載のキャッシュメモリ制御装置において、
転送抑止部は、ＯＳからの指示に基づき、主記憶装置の
データのバースト転送範囲毎に、キャッシュメモリ内の
既存データに対する優先度を求めて設定する範囲別優先
度設定部を具備し、キャッシュメモリの既存データに対
する上書きが必要な主記憶装置からのデータのバースト
転送時には、範囲別優先度設定部により、バースト転送
の対象データの優先度を求めて、キャッシュメモリ内の
既存データの優先度との比較を行うことを特徴とする。
また、（６）上記（５）に記載のキャッシュメモリ制御
装置において、範囲別優先度設定部は、キャッシュメモ
リ内の既存データに対する優先度を示す範囲優先情報
を、このキャッシュメモリのヒット判定に用いるアドレ
スアレイの各エントリデータに付与する範囲別優先情報
付与部を具備し、この範囲別優先情報付与部によりエン
トリデータに付与された範囲優先情報を用いて、手記憶
装置のバースト転送対象データとの優先度の比較を行う
ことを特徴とする。また、（７）主記憶装置からキャッ
シュメモリへのデータのバースト転送制御を行うキャッ
シュメモリ制御装置、もしくは、上記（１）から（６）
のいずれかに記載のキャッシュメモリ制御装置におい
て、主記憶装置からバースト転送されたデータによるキ
ャッシュメモリ内の既存データに対する上書きの抑止を
指示する抑止情報を、キャッシュメモリ内の既存データ
毎に設定する抑止情報設定部と、この抑止情報設定部に
より設定した抑止情報に基づき、キャッシュメモリ内の
既存データに対する上書きを抑止する上書き抑止部とを
設けることを特徴とする。また、（８）上記（７）に記
載のキャッシュメモリ制御装置において、抑止情報設定
部は、抑止情報を、キャッシュメモリのヒット判定に用
いるアドレスアレイの各エントリデータに付与する抑止
情報付与部を具備し、上書き抑止部は、この抑止情報付
与部によりエントリデータに付与された抑止情報に基づ
き、キャッシュメモリ内の既存データに対する上書き抑
止を行うことを特徴とする。

【０００８】

【作用】本発明においては、キャッシュミスとなり、か
つ、キャッシュメモリ内の既存データに対する上書きが
必要なメモリリード処理が起動された時、キャッシュメ
モリ内の既存データに、上書きを禁止する抑止情報が設
定されている場合、あるいは、主記憶装置からキャッシ
ュメモリにバースト転送されるデータのキャッシュメモ
リ内に保持されるべき優先度が、キャッシュメモリ内の
既存データの優先度よりも低い場合には、バースト転送
は行わない。キャッシュメモリ内の既存データの優先度
は、例えば、ＯＳからの指定により主記憶装置内の各デ
ータに予め付与し、この優先度を、主記憶装置からキャ
ッシュメモリへのデータの転送時に読み取り、アドレス
アレイ内のエントリデータの一部に付与する。あるい
は、予め、ＯＳにより指定される、メモリリードでバー
スト転送されるデータブロックのアドレス範囲で、アド
レスアレイ内のエントリデータの一部に付与する。この
場合は、主記憶装置内の各データに予め優先度を付与し
ておく必要はない。また、キャッシュメモリ内の既存デ
ータの上書きを抑止する情報も、ＯＳからの指定によ
り、例えば、アドレスアレイ内のエントリデータの一部
に付与する。このようにすることにより、コンピュータ
システムを動作させる上で比較的使用頻度の高いＯＳの
命令やデータ等を、キャッシュメモリから追い出すこと
を回避でき、キャッシュメモリには、常に、使用頻度の
高いキャッシュデータを保持することができ、キャッシ
ュメモリのヒット率向上を図ることが可能となる。特
に、優先度をＯＳにより設定することができ、意識的に
システムに対応してキャッシュメモリのヒット率を向上
させ、システムの処理性能を向上させることができる。

【０００９】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明のキャッシュメモリ制御装置
を用いた記憶システムの本発明に係わる構成の一実施例
を示すブロック図である。本図において、１は中央処理
装置（図中、ＣＰＵと記載）、２は本発明のキャッシュ
メモリ制御装置、３はキャッシュメモリ制御装置２によ
って制御されるキャッシュメモリ、４は主記憶装置、５
は主記憶装置４内の主記憶データであり、この主記憶デ
ータ５内の３５は、各主記憶データ５のキャッシュメモ
リ３に保持されるべき優先度を示す本発明に係わる優先
情報である。

【００１０】６は主記憶データ優先情報出力パスであ
り、主記憶装置４内の主記憶データ５の優先情報３５の
内容を、キャッシュメモリ制御装置２へ伝達する。７は
バースト転送制御信号であり、キャッシュメモリ制御装
置２から出力され、キャッシュメモリ３と主記憶装置４
との間のデータのバースト転送を制御する。８はメモリ
データバスであり、主記憶装置４内の主記憶データ５
を、キャッシュメモリ３、あるいは中央処理装置１間へ
伝達するバスである。このメモリデータバス８は双方向
バスであり、この逆のデータ転送も可能である。９はＣ
ＰＵアドレスバスであり、中央処理装置１から起動され
るメモリアクセスのアドレスを、キャッシュメモリ制御
装置２に対して伝達するバスである。

【００１１】１０はアドレスアレイであり、キャッシュ
メモリ３の管理を行うタグメモリである。アドレスアレ
イ１０内において、エントリデータ（図中、ＥＤＡＴＡ
と記載）１３は、キャッシュメモリ３のヒット判定に使
用され、アドレスアレイ上書き抑止ビット（図中、Ｉと
記載）３２は、本発明に係わり、各エントリデータ１３
に追加され、各エントリに対応するキャッシュメモリ３
内の各データが、上書き抑止モードとなっていることを
表す。また、アドレスアレイ１０内のエントリデータ１
３の優先情報（図中、Ｐと記載）３３も、本発明に係わ
り、アドレスアレイ１０の各エントリデータ１３に追加
され、各エントリに対応するキャッシュメモリ３の各デ
ータの使用優先度を複数レベルで指定するものである。

【００１２】１１はアドレスアレイ優先情報入力パスで
あり、各エントリに対応するキャッシュメモリ３の各デ
ータの使用優先度を、アドレスアレイ１０にセットする
時に使用する。１２はアドレスアレイ上書き抑止ビット
入力パスであり、各エントリに対応するキャッシュメモ
リ３の各データの上書き抑止を指定する時に使用する。
３０はアドレスアレイ優先情報出力パスであり、各エン
トリに対応するアドレスアレイ１０内の優先情報３３の
読み出し時に使用する。３１はアドレスアレイ上書き抑
止ビット出力パスであり、各エントリに対応するエント
リデータ１３に付与されたアドレスアレイ上書き抑止ビ
ット３２の値の読み出し時に使用する。

【００１３】１４は本発明の優先情報比較部としての動
作を行う優先情報コンパレータ（図中、比較器と記載）
であり、アドレスアレイ１０内の優先情報出力パス３０
を介して、メモリアクセスの起動により、ＣＰＵアドレ
スバス９に出力されたアドレスが示す、アドレスアレイ
１０のアドレスアレイ１０内の優先情報３３と、起動さ
れたメモリアクセスに対して主記憶データ優先情報出力
パス６から得られる主記憶データ５の優先情報３５、あ
るいは、レベルリミットデコーダ（図中、デコーダと記
載）２７が出力する値を比較する。このレベルリミット
デコーダ２７と主記憶優先情報３５の切替は、セレクタ
（図中、Ｓと記載）３６で行い、この制御はメイン制御
部１５で行う。

【００１４】メイン制御部１５は、本発明の転送抑止部
や優先情報設定部、優先情報読み取り部、優先情報付与
部、および、範囲別優先度設定部、範囲別湯洗浄付与
部、抑止情報設定部、上書き抑止部、抑止情報付与部と
してのそれぞれの制御動作を行うものであり、優先情報
コンパレータ１４と、アドレスアレイ上書き抑止ビット
出力パス３１のデータ、および、レベルリミットデコー
ダ２７の情報を元に、バースト転送制御信号７、アドレ
スアレイセットクロック２８、セレクタ３６、３７の制
御を行う。アドレスアレイセットクロック２８は、アド
レスアレイ１０に対する更新制御を、メイン制御部１５
の指示により行う。

【００１５】レベルリミットレジスタ１６〜２２は、レ
ベル７リミットレジスタからレベル１リミットレジスタ
の順で配置されており、それぞれ上位リミットアドレス
レジスタ（図中のＵ）、下位リミットアドレスレジスタ
（図中のＬ）で構成され、上位リミットアドレスレジス
タと、下位リミットアドレスレジスタに挾まれたアドレ
ス空間を、各レベルの有効アドレスエリアとする。固定
レベルリミットレジスタ２４は、レベルリミットレジス
タ１６〜２２と同様に、上位リミットアドレスレジス
タ、下位リミットアドレスレジスタで構成されている。
レベルリミットコンパレータ部（図中、ＣＭＰと記載）
２５は、レベルリミットコンパレータ（図中、ＣＭと記
載）５１〜５７からなり、起動されたメモリアクセスの
アドレスが、レベルリミットレジスタ１６〜２３の、そ
れぞれ上位リミット、下位リミットアドレスの間に位置
するかどうかを判定する。

【００１６】レベルリミットコンパレータ５１〜５７
は、各優先度レベルに対応し、それぞれ、レベル７リミ
ットレジスタ１６からレベル１リミットレジスタ２２の
内容と、中央処理装置１からＣＰＵアドレスバス９を経
て出力されたメモリアクセスアドレスとを比較する。固
定リミットコンパレータ（図中、ＣＭと記載）２６は、
起動されたメモリアクセスのアドレスが、固定レベルリ
ミットレジスタ２４の、上位リミット、下位リミットア
ドレスの間に位置するかどうかを判定する。レベルリミ
ットデコーダ２７は、レベルリミットコンパレータ部２
５から出力された判定信号をデコードして、アドレスア
レイ１０の優先情報書き込み情報に変換し、アドレス優
先情報入力パス１１を経由して、アドレスアレイ１０に
セットする。ＣＰＵデータバス２９は、レベルリミット
レジスタ１６〜２２と固定レベルリミットレジスタ２４
へのデータの設定に使用される。主記憶優先情報入力パ
ス３４は、主記憶装置４内の主記憶データ５の優先情報
３５の書き込みに使用される。

【００１７】以下、中央処理装置１からのリードアクセ
スが複数回起動された場合における、本発明に係わる動
作説明を行う。尚、各種リミットレジスタ１６〜２２の
個数や、優先情報３３、３５を表すビット幅は特に規定
しないが、本実施例では、説明の便宜上、アドレスアレ
イ上書き抑止ビット３２を１ビット、優先情報３３、３
５共に３ビット構成、レベルリミットレジスタは１６〜
１８の３セット、固定レベルリミットレジスタ２４は１
セットとする。まず、固定レベルリミットレジスタ２４
を用いたキャッシュメモリデータの上書き抑止に係わる
一動作例を、図２および図３を用いて説明する。

【００１８】図２は、図１における記憶システムの本発
明のキャッシュメモリ上書き抑止動作に係わる構成の第
１の実施例を示すブロック図、図３は、その上書き抑止
動作の制御に用いる条件等を登録したテーブルの内容を
示す説明図である。図２に示す例は、上位リミットアド
レスがｍ、下位リミットアドレスがｎの固定レベルリミ
ットレジスタ２４を用いたキャッシュメモリデータの上
書き抑止動作に係わる部分の構成例を示し、中央処理装
置１から起動された１回目のメモリアクセスアドレス空
間が、主記憶装置４内［Ｉ］ブロック内アドレスであ
り、また、起動されたメモリアクセスのアドレスに対応
するアドレスアレイ上書き抑止ビット３２の初期値は
‘０’とする。

【００１９】中央処理装置１からの起動アドレスは、Ｃ
ＰＵアドレスバス９を介して固定リミットコンパレータ
２６内（Ａ）に伝達される。この時、図３におけるテー
ブルＴ１に示すように、起動されたメモリアクセスの
［Ｉ］ブロックは、アドレス空間がｍとｎの間（ｍ≦
（Ａ）＜ｎ）であることから、固定レベルリミットレジ
スタ２４の空間にあると判定される。そこで、中央処理
装置１に対して、メモリデータバス８を介し、データを
送出した後、主記憶装置４からキャッシュメモリ３へバ
ースト転送を行い、キャッシュメモリ３内の（Ｂ）ブロ
ックに、主記憶装置４内（Ｂ’）ブロックのデータを転
送する。これと同時に、固定リミットコンパレータ２６
のコンペア結果を、アドレスアレイ上書き抑止ビット入
力パス１２を経由し、メイン制御部１５へ出力する。そ
して、メイン制御部１５から出力されるアドレスアレイ
セットクロック２８により、起動されたメモリアクセス
のアドレスに対応するアドレスアレイ１０のエントリデ
ータ１３のアドレスアレイ上書き抑止ビット３２（Ｃ）
部に‘１’がセットされる。

【００２０】この後、２回目に起動された中央処理装置
１からのメモリアクセスアドレスが、テーブルＴ１の※
部に示すように、アドレスアレイ１０において同一エン
トリであり、バースト転送を必要とするアクセスであっ
たとする。この場合、起動されたメモリアクセスに対応
するアドレスが、アドレスアレイ１０内同一エントリで
あることから、アドレスアレイ上書き抑止ビット出力パ
ス３１からは、１回目のメモリアクセス実行結果によっ
てセットされた‘１’が出力される。このことにより、
起動されたメモリアクセスに対応するキャッシュメモリ
ブロック（Ｂ）は、上書き抑止領域であることが分か
る。そこで、中央処理装置１に主記憶装置４からのデー
タを送出するが、キャッシュメモリ３に対するバースト
転送は実行しない。この結果、キャッシュメモリ３内
（Ｂ）ブロックの内容は、主記憶装置４内（Ｂ”）の内
容に書き換えられることなく（Ｂ’）のデータを保持す
る。また、対応するアドレスアレイのエントリにおける
アドレスアレイ上書き抑止ビット３２の内容も‘１’に
保持される。

【００２１】次に別の実施例として、主記憶装置４内の
主記憶優先情報３５を、ＯＳにより直接設定することに
よって、キャッシュデータの優先制御を行う動作例を図
４および図５を用いて説明する。図４は、図１における
記憶システムの本発明のキャッシュメモリ上書き抑止動
作に係わる構成の第２の実施例を示すブロック図、図５
は、その上書き抑止動作の制御に用いる条件等を登録し
たテーブルの内容を示す説明図である。図４に示す例
は、キャッシュメモリデータの優先制御に係わる部分の
構成例を示し、まず、メモリリードアクセスの起動を行
う前に初期設定を行う。

【００２２】主記憶装置４内の優先情報３５は、設定さ
れる前の初期値が‘０００’であるとする。そして、Ｏ
Ｓからの指示により、中央処理装置１から、主記憶優先
情報入力パス３４を経由し、主記憶装置４内の各優先情
報３５の値を設定する。図５に示す例では、それぞれ、
［Ｉ］ブロックエリアの優先情報３５の内容を‘０１
０’、［II］ブロックエリアの優先情報３５の内容を
‘００１’、［III］ブロックエリアの優先情報３５の
内容を‘１００’に設定する。尚、ここで、各ブロック
のサイズは任意であり、優先情報３５を設定するに当た
り、ブロックサイズを意識する必要は無い。

【００２３】次に、初期設定終了後の、中央処理装置１
からの１回目のアクセスが、［Ｉ］ブロックのリードで
あったとする。このメモリリード実行中に、主記憶装置
４内の優先情報３５の内容を、主記憶データ優先情報出
力パス６を介して、優先情報コンパレータ１４の（Ｂ）
に伝達する。これと同時に、起動されたメモリアクセス
のアドレスに対応するアドレスアレイ１０内のエントリ
データ１３の優先情報３３の内容が、アドレスアレイ優
先情報出力パス３０を介して、優先情報コンパレータ１
４の（Ａ）に伝達される。そして、現在のエントリデー
タ１３の優先情報３３の値と、起動されたメモリアクセ
スによって取り込まれる主記憶装置４内の優先情報３５
の値が、バースト転送処理の先頭転送データでのみ比較
される。

【００２４】ここでは、図５のテーブルＴ２に示すよう
に、（Ａ）の値は、エントリデータ１３の優先情報３３
の初期値‘０００’であり、また、（Ｂ）の値は、主記
憶装置４の［Ｉ］ブロックのアクセスであり、‘０１
０’となっている。このことにより、主記憶装置４内の
データが、現在のキャッシュメモリ３内のデータより優
先度が高いと判断される。この比較結果に従い、メイン
制御部１５は、メモリデータバス８を介して、最初のリ
ードデータを中央処理装置１に対して出力し、その後、
バースト転送制御信号７を出力し、バースト転送を行
う。このことにより、キャッシュメモリ３内の（Ｃ）ブ
ロックには、主記憶装置４内（Ｃａ）の内容が転送され
る。また、アドレスアレイセットクロック２８により、
起動されたメモリアクセスに対応するエントリデータ１
３の、アドレスアレイ１０内の優先情報３３（Ｄ）に対
し、主記憶データ優先情報出力パス６を介して‘０１
０’をセットする。

【００２５】この後、中央処理装置１からのメモリアク
セス起動が、主記憶装置４の［II］ブロックに対するも
のであり、対応するアドレスアレイが同一エントリであ
るとすると、１回目のメモリアクセスと同様に、メモリ
リードの実行中に、主記憶装置４内の優先情報３５の内
容が、主記憶データ優先情報出力パス６を介して、優先
情報コンパレータ１４の（Ｂ）に送出される。起動され
たメモリアクセスのアドレスに対応するエントリデータ
１３の優先情報３３の内容が、アドレスアレイ優先情報
出力パス３０を介して、優先情報コンパレータ１４の
（Ａ）に伝達されて、比較される。

【００２６】ここで、（Ａ）の値は、１回目のメモリア
クセスによって、‘０１０’に更新されている。また、
（Ｂ）の値は［II］ブロックのアクセスであることから
‘００１’であり、比較の結果、１回目のメモリアクセ
スによって転送されたキャッシュメモリ３内のデータ
が、主記憶装置４内の（Ｃｂ）に示すデータより優先度
が高いと判断される。この比較結果に従い、メイン制御
部１５は、バースト転送制御信号７を出力せず、主記憶
装置４から中央処理装置１へのデータ送出のみを行う。
当然、起動されたメモリアクセスに対応するエントリデ
ータ１３の優先情報３３も更新されず、キャッシュメモ
リ３内の（Ｃ）ブロックは、前回バースト転送された
（Ｃａ）の内容が保持される。

【００２７】さらに、引き続く中央処理装置１からのメ
モリアクセス起動が、［III］ブロックに対するもので
あり、対応するアドレスアレイが同一エントリであると
すると、１回目のメモリアクセスと同様に、メモリリー
ドの実行中に、主記憶装置４内の優先情報３５の内容
が、主記憶データ優先情報出力パス６を介し、優先情報
コンパレータ１４の（Ｂ）に送出される。起動されたメ
モリアクセスのアドレスに対応する、エントリデータ１
３内の優先情報３３の内容が、アドレスアレイ優先情報
出力パス３０を介して、優先情報コンパレータ１４の
（Ａ）に伝達され、比較される。ここでは、（Ａ）の値
は、２回目のメモリアクセスによって更新されていない
ので‘０１０’のままであり、また、（Ｂ）の値は、
［III］ブロックのアクセスであることから‘１００’
となっている。これにより、主記憶装置４内のデータ
（Ｃｃ）が、現在のキャッシュメモリ３内のデータより
優先度が高いと判断される。

【００２８】そして、１回目のメモリアクセスと同様
に、優先情報コンパレータ１４の比較結果に従い、メイ
ン制御部１５は、主記憶装置４からのリードデータを、
メモリデータバス８を介して中央処理装置１に出力し、
その後、バースト転送制御信号７を出力し、バースト転
送を行う。このことにより、キャッシュメモリ３内
（Ｃ）ブロックには、主記憶装置４内（Ｃｃ）の内容が
転送される。また、アドレスアレイセットクロック２８
によって、起動されたメモリアクセスに対応するエント
リデータ１３の優先情報３３（Ｄ）には、主記憶データ
優先情報出力パス６を介して‘１００’の値がセットさ
れる。

【００２９】このように、メモリアクセスを実行する毎
に、起動したメモリアクセスによって得られるデータの
優先度と、バースト転送されるべきエントリが保持する
キャッシュデータの優先度を、複数のレベルを持たせて
制御し、常に優先度の高いデータをキャッシュメモリ３
内に保持させることが可能となる。次に、最後の実施例
として、［Ｉ］［II］［III］のそれぞれのブロックの
データ優先度を、図１におけるレベルリミットレジスタ
１６〜２２を用いて指定する処理動作を、図６および図
７を用いて説明する。

【００３０】図６は、図１における記憶システムの本発
明のキャッシュメモリ上書き抑止動作に係わる構成の第
３の実施例を示すブロック図、図７は、その上書き抑止
動作の制御に用いる条件等を登録したテーブルの内容を
示す説明図である。図６に示す例は、図１におけるレベ
ルリミットレジスタ１６〜２２を用いた優先情報の設定
動作に係わる部分の構成例を示し、メモリリードアクセ
スの起動を行う前に、まず、ＯＳによって初期設定を行
い、レベル（７）のリミットレジスタ１６に上位リミッ
トアドレスｍと下位リミットアドレスｎを、また、レベ
ル（６）のリミットレジスタ１７に上位リミットアドレ
スｐと下位リミットアドレスｑを、レベル（５）のリミ
ットレジスタ１８に上位リミットアドレスｒと下位リミ
ットアドレスｓをそれぞれセットする。

【００３１】中央処理装置１から起動された１回目のメ
モリアクセスアドレスが、主記憶装置４内［Ｉ］ブロッ
クに対するものとし、中央処理装置１からの起動アドレ
スは、ＣＰＵアドレスバス９を介してレベルリミットコ
ンパレータ５５〜５７内の（Ａ）に伝達される。ここ
で、メモリアクセスのアドレス空間が、レベル（７）の
空間にあれば‘１１１’が、また、レベル（６）の空間
にあれば‘１１０’が、レベル（５）の空間にあれば
‘１０１’が、それぞれアドレスアレイ１０内の優先情
報３３にセットされる。この時、図７のテーブルＴ３に
示すように、起動されたメモリアクセスの［Ｉ］ブロッ
クは、アドレス空間がｍとｎの間（ｍ≦（Ａ）＜ｎ）で
あり、レベル（７）のリミットレジスタ１６の空間にあ
るものと判断される。

【００３２】そこで、主記憶装置４から中央処理装置１
に対してデータを転送した後、キャッシュメモリ３に対
してバースト転送を行い、主記憶装置４内（Ｂ’）のデ
ータを、キャッシュメモリ３内の（Ｂ）ブロックに転送
する。これと同時に、レベル（７）のリミットコンパレ
ータ５７のコンペア結果を、レベルリミットデコーダ２
７を介し、メイン制御部１５へ出力する。そして、メイ
ン制御部１５から出力されるアドレスアレイセットクロ
ック２８によって、起動されたメモリアクセスのアドレ
スに対応するエントリデータ１３の１本であるｍ：ｎエ
ントリ内の優先情報３３として、レベルリミットデコー
ダ２７から出力されるパターン‘１１１’をセットす
る。

【００３３】さらに、引き続きく２回目、３回目のメモ
リアクセスが、それぞれ、主記憶装置４内［II］ブロッ
クに対するものと、主記憶装置４内［III］ブロックに
対するものであったとする。図７におけるテーブルＴ３
で示すように、［II］ブロックへのメモリアクセスは、
アドレス空間がｐとｑの間（ｐ≦（Ａ）＜ｑ）であるこ
とから、レベル（６）のリミットレジスタ１７の空間に
あるものと判断される。そこで、主記憶装置４から中央
処理装置１に対してデータを転送した後、キャッシュメ
モリ３に対してバースト転送を行い、主記憶装置４内
（Ｃ’）のデータをキャッシュメモリ３内（Ｃ）ブロッ
クに転送する。これと同時に、レベル（６）のリミット
コンパレータ５６のコンペア結果を、レベルリミットデ
コーダ２７を介し、メイン制御部１５へ出力する。そし
て、メイン制御部１５から出力されるアドレスアレイセ
ットクロック２８により、起動されたメモリアクセスの
アドレスに対応するエントリデータ１３の１本である
ｐ：ｑエントリ内の優先情報３３として、レベルリミッ
トデコーダ２７から出力されるパターン‘１１０’をセ
ットする。

【００３４】同様に、［III］ブロックへのメモリアク
セスは、図７におけるテーブルＴ３で示すように、アド
レス空間がｒとｓの間（ｒ≦（Ａ）＜ｓ）であることか
ら、レベル（５）のリミットレジスタ１８の空間にある
ものと判断される。そこで、主記憶装置４から中央処理
装置１に対してデータを転送した後、キャッシュメモリ
３に対してバースト転送を行い、主記憶装置４内
（Ｄ’）のデータをキャッシュメモリ３内（Ｄ）ブロッ
クに転送する。これと同時に、レベル（５）のリミット
コンパレータ５５のコンペア結果を、レベルリミットデ
コーダ２７を介し、メイン制御部１５へ出力する。そし
て、メイン制御部１５から出力されるアドレスアレイセ
ットクロック２８により、起動されたメモリアクセスの
アドレスに対応するエントリデータ１３の１本である
ｒ：ｓエントリ内の優先情報３３として、レベルリミッ
トデコーダ２７から出力されるパターン‘１０１’をセ
ットする。

【００３５】このように本例では、主記憶装置４内のメ
モリデータの使用優先度を、アドレス範囲レベルで設定
することができ、広範囲レベルでの優先制御を容易に行
うことができる。本例のようにしてメモリデータの使用
優先度を設定した後の記憶システムの動作を、図８およ
び図９を用いて説明する。

【００３６】図８は、図１における記憶システムの本発
明のキャッシュメモリ上書き抑止動作に係わる構成の第
４の実施例を示すブロック図、図９は、その上書き抑止
動作の制御に用いる条件等を登録したテーブルの内容を
示す説明図である。図８に示す例は、図６における記憶
システムにより、メモリデータの使用優先度を設定した
後の、本発明に係わる優先度に基づく上書き抑止動作を
行う構成を示し、アドレスアレイ１０内のエントリデー
タ１３の優先情報３３に、‘１１０’のエントリがセッ
トされている。

【００３７】ここで、中央処理装置１からの１回目のア
クセスが、［Ｉ］ブロックのリードであるとする。図９
におけるテーブルＴ４に示すように、［Ｉ］ブロックお
よび［II］ブロック共に、アクセスアドレスが、現在、
アドレスアレイ１０内のエントリデータ１３にセットさ
れているエントリと同一エントリであることから、
［Ｉ］ブロックのアクセスが開始されると、メモリアク
セスのアドレスがｍ≦（Ａ）＜ｎであり、メモリリー
ド実行中に、レベル（５）のレベルリミットコンパレー
タ５５が成立し、アクセスを行うデータの優先度が、レ
ベルリミットデコーダ２７とアドレスアレイ優先情報入
力パス１１を介して、優先情報コンパレータ１４の
（Ｄ）に伝達する。

【００３８】これと同時に、起動されたメモリアクセス
のアドレスに対応するアドレスアレイ１０内のエントリ
データ１３の優先情報３３の内容が、アドレスアレイ優
先情報出力パス３０を介して、優先情報コンパレータ１
４の（Ｅ）に伝達され、優先情報コンパレータ１４によ
り、現在の優先情報３３の値と、起動されたメモリアク
セスアドレスによって判定された、レベル（５）のレベ
ルリミットコンパレータ５５の値を比較する。ここで
は、図９に示すように、（Ｄ）の値はエントリデータ１
３の初期設定値‘１１０’であり、また、（Ｅ）の値は
［Ｉ］ブロックのアクセスであり‘１０１’となってい
る。

【００３９】このことから、現在のキャッシュメモリ３
内のデータの方が、アクセスによって転送されるデータ
よりも優先度が高いと判断される。この比較結果に従
い、メイン制御部１５は、メモリデータバス８を介して
最初のリードデータを中央処理装置１に対して出力する
が、バースト転送は実施しない。このことにより、キャ
ッシュメモリ３内（Ｂ）ブロックのデータは、［Ｉ］ブ
ロックのデータに上書きされることなく、不変である。
また、エントリデータ１３の優先情報３３の値も、更新
されることなく不変である。

【００４０】次に、引き続く中央処理装置１からのメモ
リアクセス起動が［II］ブロックに対するものであれ
ば、１回目のメモリアクセスと同様、アドレスアレイ１
０内エントリデータ１３（Ｃ）と同一エントリであるこ
とから、この［II］ブロックのアクセスが開始される
と、メモリアクセスのアドレスがｐ≦（Ａ）＜ｑであ
り、メモリリードの実行中に、レベル（７）のレベルリ
ミットコンパレータ５７が成立し、アクセスを行うデー
タの優先度が、レベルリミットデコーダ２７と、アドレ
スアレイ優先情報入力パス１１を介して、優先情報コン
パレータ１４の（Ｄ）に送出される。

【００４１】これと同時に、起動されたメモリアクセス
のアドレスに対応するアドレスアレイ１０内のエントリ
データ１３の優先情報３３の内容が、アドレスアレイ優
先情報出力パス３０を介して、優先情報コンパレータ１
４の（Ｅ）に伝達され、現在の優先情報３３の値と、起
動されたメモリアクセスアドレスによって判定された、
レベル（７）のレベルリミットコンパレータ５７の値が
比較される。ここでは、図９に示すように、（Ｄ）の値
はエントリデータ１３の初期設定値‘１１０’であり、
また、（Ｅ）の値は［II］ブロックのアクセスで‘１１
１’となっていることから、現在のキャッシュメモリ３
内のデータより、アクセスによって転送されるデータの
方が優先度が高いと判断される。

【００４２】この比較結果に従い、メイン制御部１５
は、メモリデータバス８を介して、最初のリードデータ
を中央処理装置１に対して出力し、その後、バースト転
送制御信号７を出力して、バースト転送を行う。このこ
とにより、キャッシュメモリ３内（Ｂ）ブロックには、
主記憶装置４内（Ｂ”）の内容が転送される。また、ア
ドレスアレイセットクロック２８により、起動されたメ
モリアクセスに対応するエントリデータ１３の優先情報
３３に対し、主記憶優先情報出力パス６を介して‘１１
１’をセットする。このように、本実施例では、レベル
リミットレジスタを使用することによって、メモリアク
セスを実行する毎に、起動したメモリアクセスアドレス
によって得られるデータの優先度と、バースト転送され
るべきエントリが保持するキャッシュデータの優先度
を、複数のレベルを持たせて制御でき、常に、優先度の
最も高いデータをキャッシュメモリ３内に保持させるこ
とができる。

【００４３】以上、図１〜図９を用いて説明したよう
に、本実施例のキャッシュメモリ制御装置では、ＯＳか
らの指定に基づき、主記憶装置に格納したデータの一部
に、キャッシュメモリに保持すべき段階的な優先度を設
定し、この優先度を、キャッシュメモリを管理するため
のアドレスアレイの各エントリデータの一部に設定する
ことにより、バースト転送時に、それぞれの優先度を比
較して、バースト転送の可否を制御することができ、優
先度の低い転送データによるキャッシュメモリ内の優先
度の高いデータへの上書きを回避できる。あるいは、各
レベルリミットレジスタ１６〜２２に設定するアドレス
値により、キャッシュメモリに優先して保持すべきデー
タを段階的な優先度で特定することができ、さらに、固
定レベルリミットレジスタ２４に設定するアドレス値に
より、バースト転送を抑止させるデータを特定すること
ができ、キャッシュメモリに常駐させたいデータの選定
を外部の指定により容易に行うことができる。

【００４４】このことにより、コンピュータシステムを
動作させる上で比較的使用頻度の高いＯＳの命令やデー
タが格納されているキャッシュブロックに対し、ＯＳ自
体により、データの段階的な優先順位を決定させ、キャ
ッシュメモリで頻繁にアクセスするデータに対する、新
規データのバースト転送による上書き保護を行い、常
に、優先度の高いデータをキャッシュメモリ内に保持さ
せておくことにより、特定データのヒット率向上が図
れ、システムの性能を向上させることができる。また、
リミットレジスタを優先順位のレベル分けの数だけ設け
て、ＯＳによる優先順位のレベル分けを行うことがで
き、主記憶装置を変更することなく、システムの性能向
上を図ることができる。さらに、優先レベルの設定に当
っては、主記憶装置内のデータの一部である優先情報に
対して直接設定を行うものと、キャッシュメモリ制御装
置の内部の各種リミットレジスタを指定するものとを併
用して使用することにより、容易なレベル設定から複雑
なレベル設定によるキャッシュメモリ内のデータの優先
制御が可能である。

【００４５】尚、本発明は、図１〜図９を用いて説明し
た実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能である。例えば、本実施
例では、キャッシュメモリ制御方式の１つであるダイレ
クトマッピング方式を基本として、ハードウェア物量の
増加を比較的抑えているが、ハードウェア物量の増加が
許されるならば、アドレスアレイを複数面持たせるアソ
シアティブ方式に、本発明を付加させても良い。

【００４６】

【発明の効果】本発明によれば、外部からの指示でキャ
ッシュメモリに格納されるべきデータの優先度の設定が
でき、また、キャッシュメモリに対するバースト転送制
御を、既存データと転送データの優先度に基づき行い、
優先度の低い転送データによる優先度の高い既存データ
の上書きを回避し、常に使用優先度の高いデータをキャ
ッシュメモリ内に保持することができ、キャッシュヒッ
ト率を高めて、記憶システムの性能を向上させることが
可能である。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリ制御装置を用いた記
憶システムの本発明に係わる構成の一実地例を示すブロ
ック図である。

【図２】図１における記憶システムの本発明のキャッシ
ュメモリ上書き抑止動作に係わる構成の第１の例を示す
ブロック図である。

【図３】図２における記憶システムの上書き抑止動作の
制御に用いる条件等を登録したテーブルの内容を示す説
明図である。

【図４】図１における記憶システムの本発明のキャッシ
ュメモリ上書き抑止動作に係わる構成の第２の例を示す
ブロック図である。

【図５】図４における記憶システムの上書き抑止動作の
制御に用いる条件等を登録したテーブルの内容を示す説
明図である。

【図６】図１における記憶システムの本発明のキャッシ
ュメモリ上書き抑止動作に係わる構成の第３の例を示す
ブロック図である。

【図７】図６における記憶システムの上書き抑止動作の
制御に用いる条件等を登録したテーブルの内容を示す説
明図である。

【図８】図１における記憶システムの本発明のキャッシ
ュメモリ上書き抑止動作に係わる構成の第４の例を示す
ブロック図である。

【図９】図８における記憶システムの上書き抑止動作の
制御に用いる条件等を登録したテーブルの内容を示す説
明図である。

【符号の説明】

１中央処理装置２キャッシュメモリ制御装置３キャッシュメモリ４主記憶装置５主記憶データ６主記憶データ優先情報出力パス７バースト転送制御信号８メモリデータバス９ＣＰＵアドレスバス１０アドレスアレイ１１アドレスアレイ優先情報入力パス１２アドレスアレイ上書き抑止ビット入力パス１３エントリデータ１４優先情報コンパレータ１５メイン制御部１６〜２２レベルリミットレジスタ２４固定レベルリミットレジスタ２５レベルリミットコンパレータ部２６固定リミットコンパレータ２７レベルリミットデコーダ２８アドレスアレイセットクロック２９ＣＰＵデータバス３０アドレスアレイ優先情報出力パス３１アドレスアレイ上書き抑止ビット出力パス３２アドレスアレイ上書き抑止ビット３３優先情報３４主記憶優先情報入力パス３５優先情報３６セレクタＡ３７セレクタＢ５１〜５７レベルリミットコンパレータ

Claims

【特許請求の範囲】

【請求項１】主記憶装置からキャッシュメモリへのデ
ータのバースト転送制御を行うキャッシュメモリ制御装
置において、上記データの転送先にある上記キャッシュ
メモリ内の既存データの該キャッシュメモリ内に保持さ
れるべき優先度と、上記転送対象のデータの上記優先度
とを比較して、上記主記憶装置からキャッシュメモリへ
のデータ転送の可否を判別する転送抑止手段を設けるこ
とを特徴とするキャッシュメモリ制御装置。
【請求項２】請求項１に記載のキャッシュメモリ制御
装置において、上記転送抑止手段は、上記キャッシュメ
モリの既存データの無い領域へのバースト転送時に、オ
ペレーティングシステムからの指示に基づき上記主記憶
装置内のデータに対して各バースト転送単位で設定され
た上記優先度を示す優先情報を読み取り、上記キャッシ
ュメモリ内のデータの優先情報として設定する優先情報
設定手段と、上記キャッシュメモリの既存データが有る
領域へのバースト転送時に、該バースト転送の対象とな
るデータの優先情報と、上記キャッシュメモリ内の既存
データの優先情報とを比較する優先情報比較手段とを具
備し、上記バースト転送の対象となるデータの優先度の
方が高い場合にのみ、該データのバースト転送と優先情
報の変更を行うことを特徴とするキャッシュメモリ制御
装置。
【請求項３】請求項２に記載のキャッシュメモリ制御
装置において、上記優先情報設定手段は、上記バースト
転送されてきたデータから、上記オペレーティングシス
テムからの指示に基づき該データに付与された上記優先
情報を読み取る優先情報読み取り手段を具備することを
特徴とするキャッシュメモリ制御装置。
【請求項４】請求項２、もしくは、請求項３のいずれ
かに記載のキャッシュメモリ制御装置において、上記優
先情報設定手段は、上記読み取った優先情報を、上記キ
ャッシュメモリのヒット判定に用いるアドレスアレイの
各エントリデータに付与する優先情報付与手段を具備す
ることを特徴とするキャッシュメモリ制御装置。
【請求項５】請求項１に記載のキャッシュメモリ制御
装置において、上記転送抑止手段は、オペレーティング
システムからの指示に基づき、上記主記憶装置のデータ
のバースト転送範囲毎に、上記キャッシュメモリ内の既
存データに対する上記優先度を求めて設定する範囲別優
先度設定手段を具備し、上記キャッシュメモリの既存デ
ータに対する上書きが必要な上記主記憶装置からのデー
タのバースト転送時には、上記範囲別優先度設定手段に
より、上記バースト転送の対象データの優先度を求め
て、上記キャッシュメモリ内の既存データの優先度との
比較を行うことを特徴とするキャッシュメモリ制御装
置。
【請求項６】請求項５に記載のキャッシュメモリ制御
装置において、上記範囲別優先度設定手段は、上記キャ
ッシュメモリ内の既存データに対する優先度を示す範囲
優先情報を、該キャッシュメモリのヒット判定に用いる
アドレスアレイの各エントリデータに付与する範囲別優
先情報付与手段を具備し、該範囲別優先情報付与手段に
より上記エントリデータに付与された範囲優先情報を用
いて、上記手記憶装置のバースト転送対象データとの優
先度の比較を行うことを特徴とするキャッシュメモリ制
御装置。
【請求項７】主記憶装置からキャッシュメモリへのデ
ータのバースト転送制御を行うキャッシュメモリ制御装
置、もしくは、請求項１から請求項６のいずれかに記載
のキャッシュメモリ制御装置において、上記主記憶装置
からバースト転送されたデータによる上記キャッシュメ
モリ内の既存データに対する上書きの抑止を指示する抑
止情報を、上記キャッシュメモリ内の既存データ毎に設
定する抑止情報設定手段と、該抑止情報設定手段により
設定された抑止情報に基づき、上記キャッシュメモリ内
の既存データに対する上書きを抑止する上書き抑止手段
とを設けることを特徴とするキャッシュメモリ制御装
置。
【請求項８】請求項７に記載のキャッシュメモリ制御
装置において、上記抑止情報設定手段は、上記抑止情報
を、上記キャッシュメモリのヒット判定に用いるアドレ
スアレイの各エントリデータに付与する抑止情報付与手
段を具備し、上記上書き抑止手段は、該抑止情報付与手
段により上記エントリデータに付与された抑止情報に基
づき、上記キャッシュメモリ内の既存データに対する上
書き抑止を行うことを特徴とするキャッシュメモリ制御
装置。