JPH0455970A - 共通バス制御方式 - Google Patents
共通バス制御方式Info
- Publication number
- JPH0455970A JPH0455970A JP16704190A JP16704190A JPH0455970A JP H0455970 A JPH0455970 A JP H0455970A JP 16704190 A JP16704190 A JP 16704190A JP 16704190 A JP16704190 A JP 16704190A JP H0455970 A JPH0455970 A JP H0455970A
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- JP
- Japan
- Prior art keywords
- bus
- memory
- common bus
- access
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006403 short-term memory Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は共通バス制御方式に関し、特にワークステージ
式ン等の内部で使用され、一つのメモリに対して複数の
デバイスが共通バスを介してアクセスする場合に、複数
のデバイスの処理能力を最太陽に高めることができる共
通バス制御方式に関する。
式ン等の内部で使用され、一つのメモリに対して複数の
デバイスが共通バスを介してアクセスする場合に、複数
のデバイスの処理能力を最太陽に高めることができる共
通バス制御方式に関する。
従来、この種の共通バス制御方式は、デバイスがメモリ
に対してアクセスする場合に、アービタに対してバス要
求信号を出し、アービタから使用許可信号が戻ってきた
デバイスが共通バスを介してメモリにアクセスし、アク
セスが終了すると、共通バスを開放する。バスが開放さ
れると、アービタは他のバス要求信号を判断し、要求の
あるデバイスに使用許可信号を送出する。
に対してアクセスする場合に、アービタに対してバス要
求信号を出し、アービタから使用許可信号が戻ってきた
デバイスが共通バスを介してメモリにアクセスし、アク
セスが終了すると、共通バスを開放する。バスが開放さ
れると、アービタは他のバス要求信号を判断し、要求の
あるデバイスに使用許可信号を送出する。
上述した従来の共通バス制御方式では、一つのデバイス
だけが動作する場合には、共通バスをほとんどの時間使
用できるため処理速度が高いが、複数のデバイスが同時
に動作する場合は、一つのデバイスが共通バスを使用す
る時間には、他のデバイスはメモリへのアクセス権が得
られるまで処理を待たされるため、処理速度が大幅に低
下するという問題点がある。
だけが動作する場合には、共通バスをほとんどの時間使
用できるため処理速度が高いが、複数のデバイスが同時
に動作する場合は、一つのデバイスが共通バスを使用す
る時間には、他のデバイスはメモリへのアクセス権が得
られるまで処理を待たされるため、処理速度が大幅に低
下するという問題点がある。
本発明の目的は、メモリアクセスの競合による処理速度
の低下の少ない共通バス制御方式を提供することにある
。
の低下の少ない共通バス制御方式を提供することにある
。
本発明の共通バス制御方式は、複数のデバイスと、前記
複数のデバイスが共通にアクセスするメモリと、前記複
数のデバイスとメモリとを接続する共通バスとを備えた
共通バス制御方式において、 （Ａ）前記デバイスから低速のメモリアクセス制御信号
を受信して高速のバス要求信号を出力し、高速のバス獲
得信号を受信して前記共通バスにメモリ制御信号を出力
する速度変換回路、 （Ｂ）前記バス要求信号を受信し、あらかじめ定められ
た優先度に従い、共通バスのアクセスを許可するデバイ
スに対してだけ、バス獲得信号を出力するアービタ回路
、 を備えている。
複数のデバイスが共通にアクセスするメモリと、前記複
数のデバイスとメモリとを接続する共通バスとを備えた
共通バス制御方式において、 （Ａ）前記デバイスから低速のメモリアクセス制御信号
を受信して高速のバス要求信号を出力し、高速のバス獲
得信号を受信して前記共通バスにメモリ制御信号を出力
する速度変換回路、 （Ｂ）前記バス要求信号を受信し、あらかじめ定められ
た優先度に従い、共通バスのアクセスを許可するデバイ
スに対してだけ、バス獲得信号を出力するアービタ回路
、 を備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示す共通バス制御方式は、デバイス１ａ〜ｌｃ
ｖデバイス１ａ〜１ｃが共通にアクセスする共通メモリ
２、デバイス１ ａ ７１ ｃが共通メモリ２をアクセ
スするための高速共通バス１０、デバイス１ａ〜１ｃか
ら低速のメモリ要求信号３ａ〜３ｃとメモリ制御データ
４ａ〜４Ｃとを受信して高速のバス要求信号８ａ〜８Ｃ
を出力し、高速のバス獲得信号８ａ〜８Ｃを受信して高
速共通バス１０にメモリ制御信号１１ａ〜ｔｉｃを出力
し、高速共通バス１０を介して共通メモリ２にアクセス
可能になったときレディー信号５ａ〜５ｃをデバイス１
ａ〜１ｃに出力する速度変換回路６ａ〜６ｃ１バス要求
信号８ａ〜８ｃを受信し、あらかじめ定められた優先度
に従い、高速共通バスエ０のアクセスを許可するデバイ
スに対してだけ、バス獲得信号９ａ〜９ｃを１回のメモ
リアクセスに必要な短い時間だけ出力するアービタ回路
７から構成されている。
ｖデバイス１ａ〜１ｃが共通にアクセスする共通メモリ
２、デバイス１ ａ ７１ ｃが共通メモリ２をアクセ
スするための高速共通バス１０、デバイス１ａ〜１ｃか
ら低速のメモリ要求信号３ａ〜３ｃとメモリ制御データ
４ａ〜４Ｃとを受信して高速のバス要求信号８ａ〜８Ｃ
を出力し、高速のバス獲得信号８ａ〜８Ｃを受信して高
速共通バス１０にメモリ制御信号１１ａ〜ｔｉｃを出力
し、高速共通バス１０を介して共通メモリ２にアクセス
可能になったときレディー信号５ａ〜５ｃをデバイス１
ａ〜１ｃに出力する速度変換回路６ａ〜６ｃ１バス要求
信号８ａ〜８ｃを受信し、あらかじめ定められた優先度
に従い、高速共通バスエ０のアクセスを許可するデバイ
スに対してだけ、バス獲得信号９ａ〜９ｃを１回のメモ
リアクセスに必要な短い時間だけ出力するアービタ回路
７から構成されている。
次に、動作を説明する。
第１図において、デバイス１ａ〜１ｃは、共通メモリ２
に対してアクセスを行う場合に、まず、メモリ要求信号
３ａ〜３ｃとメモリ制御データ４ａ〜４ｃを出力し、レ
ディー信号５ａ〜５ｃの入力を待って次の処理に進む。
に対してアクセスを行う場合に、まず、メモリ要求信号
３ａ〜３ｃとメモリ制御データ４ａ〜４ｃを出力し、レ
ディー信号５ａ〜５ｃの入力を待って次の処理に進む。
速度変換回路６ａ〜６ｃは、メモリ要求信号３ａ〜３ｃ
とメモリ制御データ４ａ〜４ｃを入力し、メモリにアク
セスするための条件が全て揃った段階でアービタ回路７
にバス要求信号８ａ〜８ｃを出力し、バス獲得信号９ａ
〜９ｃが入力されるまで、メモリへアクセスする動作を
待ち、バス獲得信号９ａ〜９ｃが入力した時点で短い時
間だけ高速共通バス１０にメモリ制御信号ｆｌａ〜ｌｌ
ｃを出力し、メモリ２との間でデータの受は渡しを行う
。
とメモリ制御データ４ａ〜４ｃを入力し、メモリにアク
セスするための条件が全て揃った段階でアービタ回路７
にバス要求信号８ａ〜８ｃを出力し、バス獲得信号９ａ
〜９ｃが入力されるまで、メモリへアクセスする動作を
待ち、バス獲得信号９ａ〜９ｃが入力した時点で短い時
間だけ高速共通バス１０にメモリ制御信号ｆｌａ〜ｌｌ
ｃを出力し、メモリ２との間でデータの受は渡しを行う
。
アービタ回路７は、複数のバス要求信号８ａ〜８ｃを受
けると、あらかじめ定められた優先度に従い、共通バス
のアクセスを許可するデバイスに対してだけ、バス獲得
信号９ａ〜９ｃのいずれかを１回のメモリアクセスに必
要な短い時間だけ出力する。そして、短時間のメモリア
クセスが終了したら、次に優先度の高いデバイスに獲得
信号を出力する。
けると、あらかじめ定められた優先度に従い、共通バス
のアクセスを許可するデバイスに対してだけ、バス獲得
信号９ａ〜９ｃのいずれかを１回のメモリアクセスに必
要な短い時間だけ出力する。そして、短時間のメモリア
クセスが終了したら、次に優先度の高いデバイスに獲得
信号を出力する。
以上説明したように、本発明は、低速な複数のデバイス
が、複数個同時に動作してメモリへのアクセスが発生し
ても、共通バスを介してのメモリへのアクセスは短時間
で完了するため、デバイスは見かけ上回時動作が可能と
なり、メモリアクセスの競合による処理速度の低下を少
なくできるという効果を有する。
が、複数個同時に動作してメモリへのアクセスが発生し
ても、共通バスを介してのメモリへのアクセスは短時間
で完了するため、デバイスは見かけ上回時動作が可能と
なり、メモリアクセスの競合による処理速度の低下を少
なくできるという効果を有する。
号、６ａ〜６Ｃ・・・・・・速度変換回路、７・・・・
・・アービタ回路、８ａ〜８Ｃ・・・・・・バス要求信
号、９ａ〜９ｃ・・・・・・バス獲得信号、１０・・・
・・・高速共通バス、１１ａ〜ｌｉｅ・・・・・・メモ
リ制御信号。
・・アービタ回路、８ａ〜８Ｃ・・・・・・バス要求信
号、９ａ〜９ｃ・・・・・・バス獲得信号、１０・・・
・・・高速共通バス、１１ａ〜ｌｉｅ・・・・・・メモ
リ制御信号。
代理人 弁理士 内 原 晋
第１図は本発明の一実施例のブロック図である。
Claims (1)
- 【特許請求の範囲】 １、複数のデバイスと、前記複数のデバイスが共通にア
クセスするメモリと、前記複数のデバイスとメモリとを
接続する共通バスとを備えた共通バス制御方式において
、 （Ａ）前記デバイスから低速のメモリアクセス制御信号
を受信して高速のバス要求信号を出力し、高速のバス獲
得信号を受信して前記共通バスにメモリ制御信号を出力
する速度変換回路、 （Ｂ）前記バス要求信号を受信し、あらかじめ定められ
た優先度に従い、共通バスのアクセスを許可するデバイ
スに対してだけ、バス獲得信号を出力するアービタ回路
、 を備えたことを特徴とする共通バス制御方式。 ２、請求項１記載の共通バス制御方式において、前記速
度変換回路は、前記デバイスから低速のメモリ要求信号
とメモリ制御データとを受信して高速のバス要求信号を
出力し、高速のバス獲得信号を受信して前記共通バスに
メモリ制御信号を出力することを特徴とする共通バス制
御方式。 ３、請求項１記載の共通バス制御方式において、前記ア
ービタ回路は、バス要求信号を受信し、あらかじめ定め
られた優先度に従い、共通バスのアクセスを許可するデ
バイスに対してだけ、バス獲得信号を１回のメモリアク
セスに必要な短い時間だけ出力することを特徴とする共
通バス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16704190A JPH0455970A (ja) | 1990-06-26 | 1990-06-26 | 共通バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16704190A JPH0455970A (ja) | 1990-06-26 | 1990-06-26 | 共通バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0455970A true JPH0455970A (ja) | 1992-02-24 |
Family
ID=15842291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16704190A Pending JPH0455970A (ja) | 1990-06-26 | 1990-06-26 | 共通バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0455970A (ja) |
-
1990
- 1990-06-26 JP JP16704190A patent/JPH0455970A/ja active Pending
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