JP4102405B2 - データ処理装置、データ通信方法及びシリアル入出力装置 - Google Patents
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Description
占有許可信号DACKを出力しない。そのため、受信側のDMA転送は停止される。この停止中にSIO6において送信バッファ8に格納された送信データが送信されてしまうと、それと同時に受信がなされるため、受信バッファ9においてオーバーランが発生してしまう。
本発明の一態様では、バスと、バスに接続された中央処理装置と、バスに接続されたメモリと、バスに接続され、2進同期通信方式でデータの送受信を同時に行うシリアル入出力装置と、バスに接続され、シリアル入出力装置からの第1起動要求信号に応答して、ダイレクトメモリアクセス処理によりメモリからシリアル入出力装置に、データ処理装置の外部に送信する送信データを転送する送信ダイレクトメモリアクセス制御装置と、バスに接続され、シリアル入出力装置からの第2起動要求信号に応答して、ダイレクトメモリアクセス処理によりシリアル入出力装置からメモリに、データ処理装置の外部から受信する受信データを転送する受信ダイレクトメモリアクセス制御装置とを備えるデータ処理装置が提供される。シリアル入出力装置は、送信データを格納する送信バッファと、受信データを格納する受信バッファと、当該シリアル入出力装置の動作モードが登録される記憶手段と、送信バッファ及び受信バッファに接続された制御手段とを含む。制御手段は送信バッファに送信データが格納されていること及び受信バッファにデータ格納可能領域があることを含む送信データの送信開始条件が満たされたときに、送信バッファに格納されている送信データの送信を開始させるとともに、前記記憶手段の動作モードを参照することにより、前記動作モードが前記送信及び受信ダイレクトメモリアクセス制御装置が前記送信データ及び前記受信データの送受信を行なうDMAモードであるか、前記中央処理装置が前記送信データ及び前記受信データの送受信を行なうCPUモードであるかを判断する。さらに、前記送信開始条件は、前記動作モードが前記DMAモードであることを含み、前記動作モードが前記DMAモードである場合に前記送信開始条件を有効として前記送信データが送信される一方、前記動作モードが前記CPUモードである場合には前記送信開始条件が無効とされる。
ジスタ31に接続されている。受信制御回路29は、SIO22における受信動作を制御する回路であって、受信バッファ25、受信シフト回路27、及びレジスタ31に接続されている。
データ処理装置21の初期化処理として、CPU2は、先ず送信DMAコントローラ4の転送元であるメモリ3と転送先であるSIO22と転送データのデータ数等の情報を送信DMAコントローラ4のレジスタ(図示略)に登録するとともに、SIO22のレジスタ31にSIO22の動作モードを登録する。その後、CPU2がSIO22を起動することで、図3の処理が開始される。
要求信号TRAを出力する。送信DMAコントローラ4は第1起動要求信号TRAにより起動され、送信データをメモリ3から読み出し、その送信データを送信バッファ24に転送する。
読み出されてメモリ3に転送される。その後、受信制御回路29は、ステップS240に戻り、ステップS240,S250の処理を繰り返し実行する。
(1)SIO22の動作モードがDMAモードに設定されて、SIO22の送受信データをダイレクトメモリアクセス処理により転送する場合、送信バッファ24に送信データが格納されており且つ受信バッファ25が空である(データ格納可能領域がある)ことを条件にデータ送信が開始される。この条件によれば、受信バッファ25の受信データが受信DMAコントローラ5により読み出されるまでSIO22の送受信動作が一時停止されるため、受信バッファ25でのオーバーランの発生が防止される。
より、そのデータ転送を的確に行うことが可能となる。
複数のSIO22がデータ処理装置21に搭載されてもよい。
SIO22に設けられる送信バッファ24と受信バッファ25はそれぞれ1つに限定されず、複数の送信バッファ24と複数の受信バッファ25をSIO22に設けてもよい。この場合、送信制御回路28は、複数の送信バッファ24のいずれかが空となるときにデータ格納可能領域があると判断して第1起動要求信号TRAを出力する。受信制御回路29は、複数の受信バッファ25のいずれかに受信データが格納されたときに第2起動要求信号RECを出力する。送信制御回路28は複数の受信バッファ25のいずれかが空であるときにデータ格納可能領域があると判断して、送信バッファ24のデータ送信を開始する。これにより、受信バッファ25でのオーバーランの発生が防止される。
送信制御回路28は、受信バッファ25を参照し、受信バッファ25に受信データが格納されている場合には、データ送信を停止するものであるがこれに限定されるものではない。例えば、データ処理装置21において、受信DMAコントローラ5によるデータ転送よりもCPU2の処理が優先される場合(図6における受信DMA停止期間X)では、受信DMAコントローラ5への第2起動要求信号RECが出力されている。そして、その第2起動要求信号RECが出力されているときには受信バッファ25に受信データが存在する。従って、送信制御回路28により、第2起動要求信号RECに基づいてデータ格納可能領域がないと判断してデータ送信を停止する。このように構成しても、受信バッファ25でのオーバーランの発生を防止できる。
Claims (7)
- データ処理装置であって、
バスと、
前記バスに接続された中央処理装置と、
前記バスに接続されたメモリと、
前記バスに接続され、2進同期通信方式でデータの送受信を同時に行うシリアル入出力装置であって、第1起動要求信号及び第2起動要求信号を生成する前記シリアル入出力装置と、
前記バスに接続され、前記シリアル入出力装置からの前記第1起動要求信号に応答して、ダイレクトメモリアクセス処理により前記メモリから前記シリアル入出力装置に、前記データ処理装置の外部に送信する送信データを転送する送信ダイレクトメモリアクセス制御装置と、
前記バスに接続され、前記シリアル入出力装置からの前記第2起動要求信号に応答して、ダイレクトメモリアクセス処理により前記シリアル入出力装置から前記メモリに、前記データ処理装置の外部から受信する受信データを転送する受信ダイレクトメモリアクセス制御装置とを備え、
前記シリアル入出力装置は、
前記送信データを格納する送信バッファと、
前記受信データを格納する受信バッファと、
当該シリアル入出力装置の動作モードが登録される記憶手段と、
前記送信バッファ及び前記受信バッファに接続された制御手段とを含み、
当該制御手段が、前記送信バッファに前記送信データが格納されていること及び前記受信バッファにデータ格納可能領域があることを含む前記送信データの送信開始条件が満たされたときに、前記送信バッファに格納されている前記送信データの送信を開始させるとともに、前記記憶手段の動作モードを参照することにより、前記動作モードが前記送信及び受信ダイレクトメモリアクセス制御装置が前記送信データ及び前記受信データの送受信を行なうDMAモードであるか、前記中央処理装置が前記送信データ及び前記受信データの送受信を行なうCPUモードであるかを判断し、
前記送信開始条件は更に、前記動作モードが前記DMAモードであることを含み、前記動作モードが前記DMAモードである場合に前記送信開始条件を有効として前記送信データが送信される一方、前記動作モードが前記CPUモードである場合には前記送信開始条件が無効とされることを特徴とするデータ処理装置。 - 前記シリアル入出力装置は更に、前記受信バッファにデータが格納されたときに前記受信ダイレクトメモリアクセス制御装置に前記第2起動要求信号を供給する受信制御回路を含み、前記制御手段は、前記送信バッファにデータ格納可能領域があるときに前記送信ダイレクトメモリアクセス制御装置に前記第1起動要求信号を供給する送信制御回路を含み、当該送信制御回路は、前記受信バッファを参照して当該受信バッファにデータ格納可能領域があるかどうかを調べる請求項1に記載のデータ処理装置。
- データ処理装置を用いた通信方法であって、前記データ処理装置は、バスと、前記バスに接続された中央処理装置と、前記バスに接続されたメモリと、前記バスに接続され、2進同期通信方式でデータの送受信を同時に行うシリアル入出力装置と、前記バスに接続され、前記シリアル入出力装置からの第1起動要求信号に応答して、ダイレクトメモリアクセス処理により前記メモリから前記シリアル入出力装置に、前記データ処理装置の外部に送信する送信データを転送する送信ダイレクトメモリアクセス制御装置と、前記バスに接続され、前記シリアル入出力装置からの第2起動要求信号に応答して、ダイレクトメモリアクセス処理により前記シリアル入出力装置から前記メモリに、前記データ処理装置の外部から受信する受信データを転送する受信ダイレクトメモリアクセス制御装置とを備え、前記シリアル入出力装置は、前記送信データを格納する送信バッファと、前記受信データを格納する受信バッファとを含むものであり、前記通信方法は、
前記送信バッファに前記送信データが格納されており且つ前記受信バッファにデータ格納可能領域があることを含む前記送信データの送信開始条件が満たされているかどうかを確認する工程と、
前記送信開始条件が満たされているときに、前記送信データの送信を開始する工程と、
前記シリアル入出力装置の動作モードが登録される記憶手段を参照する工程と、
前記動作モードが前記送信及び受信ダイレクトメモリアクセス制御装置のダイレクトメモリアクセス処理により前記送信データ及び前記受信データを転送するDMAモードであるか、前記中央処理装置の処理により前記送信データ及び前記受信データを転送するCPUモードであるかを判定する工程と、を備え、
前記送信開始条件は更に、前記動作モードが前記DMAモードであることを含み、
前記動作モードが前記DMAモードである場合に前記送信開始条件を有効として前記送信データを送信する一方、前記動作モードが前記CPUモードである場合には前記送信開始条件を無効とする工程を更に備えることを特徴とする通信方法。 - 前記送信バッファに送信データが格納されており且つ前記受信バッファにデータ格納可能領域がない場合、前記受信バッファに格納された受信データが前記受信ダイレクトメモリアクセス制御装置のダイレクトメモリアクセス処理により前記メモリに転送されて当該受信バッファにデータ格納可能領域が確保されるまで、前記送信データの送信を待機する工程を備えることを特徴とする請求項3に記載の通信方法。
- 前記シリアル入出力装置の記憶手段に動作モードを登録する工程を更に備えることを特徴とする請求項3又は4に記載の通信方法。
- データ処理装置に設けられる2進同期シリアル入出力装置であって、前記データ処理装置は、ダイレクトメモリアクセス処理によりメモリに格納された、当該データ処理装置の外部に送信される送信データを読み出す送信ダイレクトメモリアクセス制御装置と、当該データ処理装置の外部の回路から供給された受信データをダイレクトメモリアクセス処理により前記メモリに格納させる受信ダイレクトメモリアクセス制御装置と、前記2進同期シリアル入出力装置、前記メモリ、前記送信ダイレクトメモリアクセス制御装置、及び前記受信ダイレクトメモリアクセス制御装置を相互接続するバスとを含むことと、前記2進同期シリアル入出力装置は、
前記バスに接続され、前記送信データを一旦格納するための送信バッファと、
前記バスに接続され、前記受信データを一旦格納するための受信バッファと、
前記送信バッファ、前記受信バッファ、及び前記レジスタと接続され、前記送信バッファに前記送信データが格納されていること及び前記受信バッファにデータ格納可能領域があることを含む前記送信データの送信開始条件が満たされたときに、前記送信バッファに格納されている前記送信データの送信を開始させる制御手段と、
前記バスに接続された中央処理装置によって当該シリアル入出力装置の動作モードが登録されるレジスタと、を備え、
前記動作モードは前記送信及び受信ダイレクトメモリアクセス制御装置のダイレクトメモリアクセス処理により前記送信データ及び前記受信データを転送するDMAモード、及び、前記中央処理装置の処理により前記送信データ及び前記受信データを転送するCPUモードのいずれかであり、
前記制御手段は、前記動作モードが前記DMAモードであるか、前記CPUモードであるかを前記レジスタを参照して判定することと、
前記送信開始条件は更に、前記動作モードが前記DMAモードであることを含み、前記動作モードが前記DMAモードである場合に前記送信開始条件を有効として前記送信データが送信される一方、前記動作モードが前記CPUモードである場合には前記送信開始条件が無効とされることを特徴とするシリアル入出力装置。 - 前記シリアル入出力装置は更に、前記送信バッファ、前記受信バッファ、及び前記レジスタと接続され、前記受信バッファにデータが格納されたときに、前記受信ダイレクトメモリアクセス制御装置を起動させるための第2起動要求信号を当該受信ダイレクトメモリアクセス制御装置に供給する受信制御回路を含み、前記制御手段は、前記送信開始条件が満たされたときに、前記送信ダイレクトメモリアクセス制御装置を起動させるための第1起動要求信号を供給する送信制御回路を含むことを特徴とする請求項6に記載のシリアル入出力装置。
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