FR2613095A1 - Ordinateur comportant une unite de commande d'acces direct en memoire programmable - Google Patents

Ordinateur comportant une unite de commande d'acces direct en memoire programmable Download PDF

Info

Publication number
FR2613095A1
FR2613095A1 FR8716750A FR8716750A FR2613095A1 FR 2613095 A1 FR2613095 A1 FR 2613095A1 FR 8716750 A FR8716750 A FR 8716750A FR 8716750 A FR8716750 A FR 8716750A FR 2613095 A1 FR2613095 A1 FR 2613095A1
Authority
FR
France
Prior art keywords
dma
channel
values
access
allocation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR8716750A
Other languages
English (en)
Inventor
Chester Asbury Heath
Jorge Eduardo Lenta
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of FR2613095A1 publication Critical patent/FR2613095A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/3625—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

UN SYSTEME D'ORDINATEUR DANS LEQUEL DES UNITES PERIPHERIQUES DANS UN NOMBRE SUPERIEUR AU NOMBRE DES CANAUX DMA PREVUS DANS LE SYSTEME, PEUVENT TOUTES BENEFICIER DE L'ACCES DMA. CERTAINS DES CANAUX DMA SONT ATTRIBUES A CERTAINES DES UNITES PERIPHERIQUES TANDIS QUE D'AUTRES APPELES CANAUX DMA " PROGRAMMABLES ", SONT PARTAGES ENTRE LE RESTE DES UNITES PERIPHERIQUES. CHAQUE UNITE PERIPHERIQUE BENEFICIANT DE L'ACCES DMA A UNE VALEUR DE PRIORITE DE CANAL. LORSQU'UNE UNITE PERIPHERIQUE DESIRE BENEFICIER DE L'ACCES DMA, ELLE TRANSMET SA VALEUR DE PRIORITE DE CANAL SUR UN BUS D'ARBITRAGE. LA VALEUR DE PRIORITE DE CANAL GAGNANTE EST ALORS COMPAREE A DES VALEURS D'ATTRIBUTION DE CANAL DMA PRE-EMMAGASINEES. SI LA COMPARAISON EST SATISFAISANTE, L'UNITE PERIPHERIQUE CORRESPONDANTE OBTIENT UN CANAL DMA CORRESPONDANT A LA VALEUR D'ATTRIBUTION DE CANAL DMA AVEC LAQUELLE LA COMPARAISON S'EST REVELEE SATISFAISANTE.

Description

ORDINATEUR COMPORTANT UNE UNITE DE COMMANDE
D'ACCES DIRECT EN MEMOIRE PROGRAMMABLE
DESCRIPTION
Domaine technique La présente invention concerne une unité de commande DMA (accès direct en mémoire) à utiliser dans un système de micro- ordinateur ou mini-ordinateur. La présente invention permet plus précisément de réaliser une unité de commande DMA avec laquelle des dispositifs périphériques dont le nombre est supérieur au nombre des canaux DMA physiques prévus dans le système,
peuvent exécuter des transferts de données DMA.
Art antérieur Beaucoup de systèmes d'ordinateur actuels utilisent des canaux DMA pour permettre à des dispositifs périphériques de transférer des données, principalement vers et depuis la mémoire principale, sans passer par l'unité CPU (unité centrale de traitement). L'évitement de l'unité CPU présente naturellement l'avantage d'augmenter les vitesses de transfert des données et d'améliorer l'efficacité globale du système en raison du fait que l'unité CPU est libre d'assurer d'autres
tâches pendant le transfert des données.
La pratique la plus commune à ce jour consiste à prévoir un canal DMA physique pour chaque unité périphérique à accès DMA. A titre d'exemple d'un système d'ordinateur qui utilise un tel agencement, cn
peut citer l'ordinateur personnel IBM PC.
Cependant, le nombre des dispositifs périphériques qu'un utilisateur peut raccorder à son système d'ordinateur, a été accru et l'on s'attend à ce que cela continue. Par exemple, dernièrement sont apparus des lecteurs de disques optiques, des dispositifs de communications supplémentaires, des fichiers sur disques durs, des dispositifs de support de bandes, des imprimantes à grande vitesse, etc..., tous ces dispositifs pouvant utiliser avantageusement l'accès DMA. D'autre part, l'addition d'autres canaux DMA physiques est coûteuse en matériel système, y compris en compte IC, en volume réservé aux cartes de circuits et en volume réservé aux bus. On a envisagé le partage de canaux DMA entre des dispositifs périphériques avec la
restriction d'un fonctionnement mutuellement exclusif.
Le partage des canaux DMA est utilisé par exemple dans les systèmes d'ordinateur IBM XT et AT. Ces concepts, bien que requérant des modifications importantes du système de fonctionnement comme des sous routines supplémentaires, doivent être utilisés pour empêcher les dispositifs périphériques associés à chaque canal DMA de fonctionner simultanément. Un problème de performances significatif se pose aussi lorsque des unités de commande de fichiers ne sont pas suffisamment "intelligentes" pour permettre des opérations de recherche en chevauchement. On s'accommode du problème dans certains cas, par exemple lorsqu'un dispositif LAN (réseau local) et une unité de commande de fichier partagent le même niveau DMA et qu'une routine de service de fichier LAN doit passer d'un dispositif à l'autre. Le brevet des EUA n 3. 925.766 de Bardotti et autres, présente un système d'ordinateur dans lequel des niveaux de priorité sont attribués à des dispositifs périphériques et des requêtes d'accès pour communiquer avec une mémoire, sont sélectionnées selon les niveaux de priorité. Les attributions des niveaux de priorité peuvent être changées selon les raisons pour lesquelles les signaux de requête ont été générés ou selon les conditions de charge particulières du processeur
central. Aucun chemin DMA n'est cependant prévu.
Dans le brevet des EUA n 4.400.771 de Suzuki et autres, on présente un système à processeurs multiples dans lequel chacun des processeurs multiples peut accéder à une mémoire unique. Un circuit de registres programmables emmagasine des informations de priorité désignant une priorité d'accès à la mémoire pour chacun des processeurs. Les informations de priorité peuvent être modifiées manuellement, par un circuit externe ou par au moins l'un des processeurs. Le brevet de Suzuki et autres n'utilise cependant pas l'accès DMA à une
mémoire depuis plusieurs dispositifs périphériques.
Le brevet des EUA n 4.257.095 de Nadir est intéressant dans ses enseignements concernant les techniques
d'arbitrage de bus.
Les brevets des EUA suivants sont indiqués en tant qu'enseignements généraux relatifs à l'art antérieur des systèmes d'ordinateurs utilisant des unités de commande DMA: les brevets des EUA n 4.371.932 de Dinwiddie, Jr., et autres, n 4.419.728 de Larson, n 4.538.224 de Peterson, n 4.556. 962 de Brewer et
autres et n 4.584.703 de Hallberg.
Objets de l'invention En conséquence, un objet de la présente invention est de fournir un système d'ordinateur utilisant une unité de commande DMA dans lequel des dispositifs périphériques dont le nombre est plus important que celui des canaux DMA physiques prévus dans le système, peuvent se partager les canaux DMA sans rencontrer les problèmes des approches de l'art antérieur tels
qu'indiqués ci dessus.
Un autre objet de la présente invention est de fournir un tel système d'ordinateur dans lequel chaque dispositif périphérique à accès DMA est affecté de son
propre niveau d'arbitrage d'accès DMA.
Un autre objet de la présente invention est de fournir un tel système d'ordinateur dans lequel l'affectation des canaux DMA aux dispositifs périphériques peut être facilement commandée dans le logiciel sans modification
importante du système de fonctionnement.
Résumé de l'invention Pour la réalisation des objets de la présente invention tels qu'indiqu&s ci dessus ainsi que d'autres, on prévoit un système d'ordinateur comprenant une pluralité de périphériques demandant à bénéficier de l'accès DMYA, le nombre des périphériques étant supérieur au nombre des canaux DMA prévus dans le système. A certains périphériques, ont été attribués des canaux DMA affectés fixes tandis que d'autres périphériques se partagent les canaux DMA restants. Les canaux restants partagés sont appelés ici "canaux DMA programmables". Ces canaux DMA supplémentaires ne sont pas physiques et peuvent donc être qualifiés de canaux DMA "virtuels" pour les distinguer des canaux DMA
physiques ou "réels".
A chacun des périphériques, est attribuée une priorité de canal. Un circuit d'arbitrage emmagasine des valeurs d'affectation de canal DMA, une pour chacun des canaux DMA prévus dans le système. Pour chaque périphérique ayant un canal DMA affecté, une valeur d'affectation de canal DMA fixe est emmagasinée tandis que pour les périphériques restants qui se partagent les canaux DMA programmables, on emmagasine une valeur d'affectation
de canal DMA programmable.
Lorsqu'un périphérique désire un accès DMA, il transmet
sa valeur de priorité de canal sur un bus d'arbitrage.
La valeur de priorité de canal la plus élevée "gagne" sur le bus d'arbitrage. La valeur de priorité de canal gagnante est comparée à des valeurs d'affectation de canal DMA fixes et programmables. Si la comparaison de la valeur de priorité de canal à l'une des valeurs d'affectation de canal DSMA fixes ou programmables emmagasinées, est réussie, l'accès est garanti au canal
DMA correspondant.
Brève description des dessins
La figure 1 est une représentation schématique d'un
système d'ordinateur utilisant la présente invention.
La figure 2 est un schéma conceptuel utilisé pour
expliquer le fonctionnement de la présente invention.
La figure 3 est un schéma logique représentant en détails un circuit d'arbitrage prévu dans des dispositifs périphériques du système d'ordinateur de la
figure 1.
La figure 4 est un schéma montrant des détails de l'un
des bus du système d'ordinateur de la figure 1.
La figure 5 est un schéma logique détaillé d'un circuit de commande d'arbitrage central utilisé dans le système
d'ordinateur de la présente invention.
La figure 6 est un schéma logique détaillé d'un circuit
de commande DMA utilisé dans la présente invention.
Description détaillée
de la réalisation préférée de l'invention En se reportant tout d'abord à la figure 1 des dessins ci joints, on voit que celle ci est un schéma bloc d'un système d'ordinateur dans lequel la présente invention
est avantageusement utilisée.
Une unité CPU communique avec une mémoire principale , l'unité de commande de bus 16 et le co-processeur mathématique 14 par un bus système 26. La communication entre l'unité CPU et ses dispositifs périphériques associés se fait au travers d'une unité de commande de bus 16, cette dernière étant couplée aux dispositifs périphériques au travers du bus de famille 25. Dans le présent exemple,les dispositifs périphériques comprennent une mémoire auxiliaire 17, deux dispositifs de communications 18 et 19, un fichier de disques durs
, un disque optique 21 et deux disques souples 23.
D'autres périphériques peuvent naturellement être utilisés selon les besoins du système. Les dispositifs périphériques sont représentés génériquement par
l'unité asservie DMA 24.
Une unité de commande DMA 12 est prévue pour permettre au moins à des dispositifs sélectionnés parmi les dispositifs périphériques, d'accéder directement à la mémoire. Dans ce but, comme on l'expliquera plus en détails par la suite, le bus de famille ou au moins une partie de celui ci, est connecté à l'unité de commande DMA 12. Chaque périphérique qui bénéficie de l'accès DMA, comprend un circuit d'arbitrage 24 et à chaque périphérique comportant un circuit d'arbitrage, est affecté un niveau d'arbitrage (priorité). A nouveau, comme on l'expliquera plus en détails par la suite, un circuit de commande d'arbitrage central 11 est associé à l'unité de commande DMA pour arbitrer les dispositifs périphériques demandant en même temps l'accès DMA et pour informer l'unité de commande DMA du périphérique
qui bénéficie de l'accès.
Dans le système d'ordinateur utilisant la présente invention, le nombre de dispositifs périphériques qui peuvent bénéficier de l'accès DMA est supérieur au
nombre des canaux DMA physiques prévus dans le système.
Selon la présente invention, certains de ces dispositifs sont affectés de leur propre canal DMA attribué tandis que d'autres se partage les canaux DMA restant. Sur les canaux partages (programmables), l'accès se fait dans l'ordre de priorités pré-attribuées. Dans le présent exemple, on suppose qu'il y a huit canaux DMA physiques référencés 0 à 7. On suppose en outre que les canaux 0 et 4 sont partages et que les canaux restants 1- 3 et 5-7 sont affectés à des
périphériques particuliers.
En se reportant maintenant à la figure 2, on voit que celle ci est représentation conceptuelle utilisée pour expliquer les principes de la présente invention et montre un comparateur à deux ensembles d'entrées. Un ensemble est composé de quatre lignes issues d'un bus ARBUS (bus arbitrage). La valeur sur ARBUS indique le périphérique demandant un canal DMA et ayant le niveau d'arbitrage (priorité) le plus élevé. Si ce périphérique est l'un de ceux bénéficiant de l'un des canaux attribués 13 ou 5-7, l'accès est accordé directement à ce canal. D'autre part, si le périphérique est l'un de ceux ayant à partager un canal DMA programmable (canaux 0 et 4), l'accès n'est accordé que si son niveau de priorité correspond à l'une des valeurs pré-établies dans les registres 6 et 7. Cette opération sera expliquée plus en détails ci dessous en
se référant aux figures 3-6.
La figure 3 est un schéma logique de l'un des circuits d'arbitrage 28 utilisés dans chacun des périphériques bénéficiant de l'accès DMA. Le niveau d'arbitrage attribué aux périphériques est établi dans un registre que l'on appellera par la suite "registre d'attribution de priorité canal". Cette opération peut être assurée en utilisant l'une quelconque d'un certain nombre de techniques bien connus. De préférence, l'unité CPU adresse le périphérique au travers d'un port pré-attribué si bien que le niveau d'arbitrage peut être établi par logiciel. Ceci peut être assuré au travers de BIOS (système entree/sortie basique), de POST (auto-test sous alimentation) à la restauration, du système d'exploitation ou du programme d'application comme désiré. Autrement, il est possible d'entrer la valeur d'attribution de priorité canal par
l'intermédiaire des commutateurs du matériel.
Le circuit d'arbitrage réel est mis en oeuvre avec une unité d'arbitrage 72. Ce circuit comprenant les divers signaux indiqués à la figure 3, est présenté et décrit en détails dans le document "American National Standard/IEEE Standard", n ANSI/IEEE Std 696-1983, publié par le "Institute of Electrical and Electronics Engineers, Inc.", 13 juin 1983. En général, chaque dispositif incorporé dans le schéma d'arbitrage comporte un tel circuit et les circuits sont connectés ensemble par un bus ARBUS. Le bus ARBUS dans l'exemple représenté, comporte quatre lignes de données TMAO-TMA3, permettant 16 différents niveaux d'arbitrage. N'importe quel nombre désiré peut cependant être utilisé. Pendant une période de temps d'arbitrage déterminée par les signaux de commande pHLDA et HOLD, tous les dispositifs désirant prendre la commande. sur le bus (ceux ayant le signal IWANT au niveau haut, état "1") transmettent leur niveau d'arbitrage (priorité) sur le bus ARBUS. Ceci apparaît dans l'exemple de la figure 3 lorsque le signal /APRIO ("/" indiquant un
signal "valeur vraie basse") passe au niveau bas ("0").
La valeur alors retenue dans le registre 70 est transférée au travers des portes ET 71 à l'unité d'arbitrage 72 et de là, sur les lignes ARBUS TMA0TMA3. A la fin de la période d'arbitrage, la valeur sur les lignes ARBUS TMA0-TMA3 sera la valeur du niveau d'arbitrage du dispositif ayant le niveau le plus élevé. Les formes d'ondes des divers signaux indiqués ici sont présentées en détails dans la norme
ANSI/IEEE indiquée plus haut.
Dans la réalisation préférée décrite ici, le bus ARBUS fait partie du bus de famille 25 connectant les périphériques à l'unité de commande de bus 16 et donc à l'unité CPU 10. La relation entre le bus ARBUS et le
bus de famille 25 est décrite à la figure 4.
Les détails du circuit de commande d'arbitrage central 11 et de l'unité de commande DMIA 12 sont représentés aux figures 5 et 6, respectivement, auxquelles on se
reportera maintenant.
Comme indiqué à la figure 5, les signaux HOLD et pHLDA issus du bus ARBUS sont utilisés pour générer un signal /ARBTIME (PERIODE ARBITRAGE). /ARBTIME est à l'état "0" pendant la période de temps o doit se dérouler l'arbitrage parmi les dispositifs périphériques en compétition pour obtenir un canal DES. Il reste à l'état "0" suffisamment longtemps pour que les signaux sur le bus ARBUS aient atteint des conditions d'état permanent, c'est à dire suffisamment longtemps pour que l'arbitrage soit achevé. Pour générer le signal /ARBTIME,le signal pHLDA est inversé par un inverseur 61, puis appliqué ensemble avec HOLD à des entrées respectives d'une porte OU Exclusif 62. Un multivibrateur mornocoup 63 dont la période d'impulsion de sortie est plus longue que la période d'arbitrage sur ARBUS, est déclenché par le front avant de l'impulsion de sortie de la porte OU Exclusif 62. La sortie du multivibrateur monocoup est mis en condition OU avec la sortie de la porte OU Exclusif 62 par une porte OU 64 afin de produire ainsi /ARBTIME. D'autres agencements sont naturellement possibles pour générer /ARBTIME. Selon une approche possible, les signaux de requête DKA issus de chaque dispositif, sont mis en condition OU ensemble et la sortie en condition OU est appliquée pour générer un signal d'impulsion de longueur appropriée. Dans tous les cas, la requête de base est le conditionnement de /ARBTIME à l'état "0" pour définir les périodes de temps o l'arbitrage se
déroule sur ARBUS.
Une logique de comparaison 40 est prévue pour chacun des canaux DMA physiques programmables dans le système et une logique de comparaison 49 est prévue pour chacun des canaux fixes. Chaque logique de comparaison 40 pour les canaux DMA programmables (les canaux 0 et 4 dans le présent exemple) comprend un registre 41 appelé "registre d'attribution de canal DMA" qui est chargé par l'unité CPU avec une attribution de canal DMA. Les logiques de comparaison 49, à savoir celles pour les canaux fixes, sont identiques aux logiques de comparaison 40 à l'exception du registre 40 qui est remplacé par un ensemble de commutateurs avec lesquels on établit manuellement l'attribution des canaux. Une seule des logiques de comparaison 40 et 49 est représentée en détails -étant donné que les autres sont identiques et que leurs signaux de sortie sont les mêmes. Les sorties des registres 41 pour les canaux programmables (logiques de comparaison 40) et les sorties des commutateurs pour les canaux fixes (logiques de comparaison 49) sont comparées aux signaux TMA0-TMA3 par un ensemble de portes OU Exclusif 42 dont les sorties sont appliquées aux entrées d'une porte OU Négatif 43. S'il y a correspondance entre l'attribution de canal et la valeur représentée par TMA0-TMA3 à la fin de la période d'arbitrage, c'est à dire si les signaux correspondants sont alors dans des états identiques, la sortie de la porte OU Négatif 43
(COMPARAISON 0 - COMPARAISON 7) sera à l'état "1".
Naturellement, une seule porte OU Négatif 43 à la fois
peut avoir une sortie active.
En se reportant maintenant à la figure 6, on voit qu'à la fin de la période d'arbitrage lorsque /ARBTIME revient au niveau "1", un "l" issu de celui des signaux COMPARAISON 0 - COMPARAISON 7 qui est dans l'état "i", sera conditionné dans l'une des deux bascules 51 de l'unité de commande DMA 12. Les autres "1" de COMPARAISON 0 - COMPARAISON 7 seront dans l'état "0" et un "0" sera donc établi dans les positions
correspondantes des bascules 51.
Les sorties des bascules 51 sont appliquées aux entrées de requête DMA correspondantes (DREQ0 - DREQ3) de deux
unités de commande DMA IC 52 connectées en cascade.
Dans la réalisation décrite ici, les unités de commande IC 52 sont chacune constituées par une unité de commande DMA programmable du type 8237 fabriquée par Intel Corporation. Les unités de commande DMA IC 52 sont connectées en cascade par des portes OU Négatif 53. L'unité CPU peut être l'un quelconque de la série de micro-processeurs Intel iAPX 86 comme le 8088, le 8086 ou le 80286. Pour plus de détails sur les connexions entre les deux unités de commande IC et l'unité CPU, on pourra se reporter au manuel "1985 Intel Microsystem Components Handbook", pages 2- 57 à 2-71. En conséquence, pour un périphérique ayant un canal DMA attribué, une fois que le périphérique a la priorité sur ARBUS, il a l'usage immédiat d'un canal DMA. Pour un périphérique partageant l'un des canaux DMA, lorsqu'il a la priorité sur ARBUS, il ne peut utiliser immédiatement un canal DMA que si sa valeur d'attribution de priorité de canal telle que contenue dans son registre d'attribution de priorité de canal , correspond à l'une des valeurs d'attribution de
canal DMA établies dans l'un des deux registres 41.
Naturellement, le BIOS, le système d'exploitation ou le programme d'applications peut continuellement reprogrammer les valeurs d'attribution de canal contenues dans les registres d'attribution de canal DMA 41 des deux logiques de comparaison de canal programmable 40 afin de s'assurer que tous les périphériques demandant l'accès, peuvent finalement utiliser un canal DMA. De nombreux schémas de programmation différents peuvent être mis en oeuvre pour commander les valeurs emmagasinées dans les registres d'attribution de canal DMA 41 et les registres d'attribution de priorité de canal 70 des circuits d'arbitrage suivant l'application en cours d'utilisation. Dans un exemple simple, les valeurs établies dans les registres d'attribution de priorité sont fixes et les valeurs établies dans les registres d'attribution de canal DMA 41 sont alternées parmi au moins certaines des valeurs contenues dans les registres d'attribution de priorité 7C pour donner ainsi à chaque périphérique associé à l'un des canaux DMA programmables une chance d'obtenir l'utilisation d'un canal DMA. Si des périphériques "intelligents" ayant leur propre unité de commande, sont utilisés, des schémas plus complexes peuvent être mis en oeuvre. Par exemple, lorsqu'un périphérique affecté à un canal DMA programmable, désire l'accès, le périphérique peut demander au système d'exploitation ou à BIOS la disponibilité de l'un des canaux programmables. Si un canal est disponible, son numéro peut alors être conditionné dans les registres 70 et 41 pour garantir l'accès. Cependant, étant donné que la sélection du schéma de programmation n'entre pas dans le cadre de la présente invention mais est du ressort de l'utilisateur, nous ne décrirons pas d'autres exemples ici. D'autres applications de la présente invention sont aussi envisagées. Par exemple, des canaux DMA programmables prévus par l'utilisation de la présente invention, peuvent être utilisés comme canaux de support redondants pour certains des canaux attribues,
ce qui augmente la fiabilité du système.
Il est évident que diverses modifications de forme et de détails peuvent être apportées à la présente inventions sans pour autant sortir du cadre de celle ci
tel que spécifié dans les revendications ci jointes.

Claims (10)

REVENDICATIONS
1. Un système d'ordinateur caractérisé en ce qu'il comprend: des moyens pour fournir une pluralité de canaux DMA, une pluralité de dispositifs périphériques comprenant des moyens pour requérir un accès DMA, et des moyens pour attribuer au moins l'un desdits dispositifs périphériques à un canal respectif desdits canaux DMA pour l'accès DMA et pour attribuer le reste desdits dispositifs périphériques au partage du reste desdits canaux
DMA pour l'accès DMA.
2. Le système d'ordinateur de la revendication 1 dans lequel lesdits moyens d'attribution comprennent des moyens pour comparer des valeurs d'attribution de priorité de canal pour chacun desdits périphériques demandant l'accès DMA à un ensemble prédéterminé de valeurs d'attribution de canal D4A, et des moyens pour donner accès à un canal DMA correspondant à l'une desdites valeurs d'attribution de canal DMA lorsque l'une desdites valeurs d'attribution de priorité de canal est la même que ladite valeur desdites valeurs
d'attribution de canal DMA.
3. Le système d'ordinateur de la revendication 2 dans lequel lesdits moyens de comparaison comprennent des moyens pour emmagasiner ledit ensemble prédéterminé de valeurs d'attribution de canal et des moyens pour comparer simultanément ladite valeur d'attribution de priorité de canal pour l'un desdits périphériques demandant l'accès DMA et ledit ensemble de valeurs d'attribution de canal.
4. Le système d'ordinateur de la revendication 3 comprenant en outre des moyens pour changer lesdites valeurs d'attribution de canal pour ledit
reste desdits canaux DMA.
5. Un système d'ordinateur comprenant: une pluralité de dispositifs périphériques demandant l'accès DMA, un bus d'arbitrage, des moyens dans chacun desdits dispositifs périphériques pour demander l'accès DMA en plaçant sur ledit bus d'arbitrage une valeur d'attribution de priorité de canal pour le dispositif périphérique respectif, des moyens pour emmagasiner des premier et second ensembles de valeurs d'attribution de canal DMA, lesdites valeurs d'attribution de canal DMA étant en moins grand nombre que lesdits dispositifs périphériques et dans le même nombreque les canaux DMA prévus dans ledit système d'ordinateur, ledit premier ensemble desdites valeurs d'attribution de canal DMA étant fixe et correspondant aux valeurs prédéterminées fixes desdites valeurs d'attribution de priorité de canal, ledit second ensemble de valeur d'attribution DMA étant programmable et pouvant être alloué parmi les valeurs restantes desdites valeurs d'attribution de priorité de canal, des moyens pour comparer des valeurs d'attribution de priorité reçues sur ledit bus d'arbitrage audit ensemble de valeurs d'attribution de canal DMA emmagasinées, et des moyens pour garantir l'accès DMA à chacun desdits dispositifs périphériques dont la valeur d'attribution de priorité est trouvée par lesdits moyens de comparaison égale à l'une desdites valeurs d'attribution de canal DMA desdits premier
et second ensembles.
6. Le système d'ordinateur de la revendication 5 dans lequel lesdits moyens d'emmagasinage comprennent pour chacune desdites valeurs d'attribution de canal DMA programmables un registre programmable par une unité centrale de traitement dudit système d'ordinateur.
7. Le système d'ordinateur de la revendication 5 dans lequel lesdits moyens d'emmagasinage comprennent pour chacune desdites valeurs d'attribution de canal DMA fixes, des moyens pour appliquer en entrée de manière fixe la valeur d'attribution de
canal DMA respective.
8. Un dispositif périphérique pour un système d'ordinateur, comprenant: des moyens pour emmagasiner une valeur d'attribution de priorité de canal pour ledit dispositif, et des moyens à circuit d'arbitrage pour appliquer ladite valeur d'attribution de canal sur un bus
d'arbitrage pour demander l'usage d'un canal DMA.
9. Le dispositif périphérique de la revendication 8 dans lequel ladite valeur d'attribution de priorité de canal est établie dans lesdits moyens d'emmagasinage par un port qui peut être adressé
par une unité centrale de traitement.
10. Une méthode pour commander l'accès DSMA dans un système d'ordinateur, comprenant les étapes suivantes: l'attribution d'une valeur d'attribution de priorité de canal à chacune d'une pluralité de dispositifs périphériques demandant l'accès DMA, l'emmagasinage de manière fixe d'un premier ensemble de valeurs d'attribution de canal DMA pour des canaux DMA attribués à des dispositifs périphériques respectifs et l'emmagasinage programmable d'un second ensemble de valeurs d'attribution de canal DYMA pour des canaux D-A partages entre une pluralité de dispositifs périphériques, la transmission sur un bus depuis chacune desdites unités périphériques demandant l'accès DMA, de sa valeur d'attribution de priorité de canal, l'arbitrage sur ledit bus pour déterminer une valeur d'attribution de priorité de canal la plus élevée des unités périphériques demandant concurremment l'accès DMA, la comparaison de ladite valeur d'attribution de priorité de canal la plus élevée auxdits premier et second ensembles de valeurs d'attribution de canal DMA, et la garantie de l'accès à un canal DMA respectif par le dispositif périphérique correspondant lorsque ladite valeur de priorité de canal la plus élevée est égale à l'une desdites valeurs d'attribution de canal DMA contenues dans lesdits
premier et second ensembles.
La méthode de la revendication 10 dans laquelle ladite étape de comparaison comprend la comparaison simultanée de ladite valeur d'attribution de priorité de canal la plus élevée
auxdits premier et second ensembles.
FR8716750A 1987-03-27 1987-11-27 Ordinateur comportant une unite de commande d'acces direct en memoire programmable Withdrawn FR2613095A1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/030,786 US4901234A (en) 1987-03-27 1987-03-27 Computer system having programmable DMA control

Publications (1)

Publication Number Publication Date
FR2613095A1 true FR2613095A1 (fr) 1988-09-30

Family

ID=21856024

Family Applications (1)

Application Number Title Priority Date Filing Date
FR8716750A Withdrawn FR2613095A1 (fr) 1987-03-27 1987-11-27 Ordinateur comportant une unite de commande d'acces direct en memoire programmable

Country Status (17)

Country Link
US (1) US4901234A (fr)
EP (1) EP0288607B1 (fr)
JP (1) JPS63244158A (fr)
KR (1) KR950008227B1 (fr)
CN (1) CN1013068B (fr)
AR (1) AR240681A1 (fr)
AT (1) ATE81220T1 (fr)
BE (1) BE1000819A3 (fr)
DE (3) DE3782045T2 (fr)
ES (1) ES2035027T3 (fr)
FR (1) FR2613095A1 (fr)
GB (1) GB2202977B (fr)
GR (1) GR3006676T3 (fr)
HK (2) HK33692A (fr)
IT (1) IT1216132B (fr)
NL (1) NL185106C (fr)
SG (1) SG13092G (fr)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185864A (en) * 1989-06-16 1993-02-09 International Business Machines Corporation Interrupt handling for a computing system with logical devices and interrupt reset
US5307468A (en) * 1989-08-23 1994-04-26 Digital Equipment Corporation Data processing system and method for controlling the latter as well as a CPU board
DE3928481C2 (de) * 1989-08-29 1994-09-22 Diehl Gmbh & Co Prioritätsorientiertes dezentrales Busvergabesystem
EP0453863A2 (fr) * 1990-04-27 1991-10-30 National Semiconductor Corporation Méthode et appareil pour réaliser le contrôle d'accès au média/interface avec le système hôte
US5974015A (en) * 1990-05-14 1999-10-26 Casio Computer Co., Ltd. Digital recorder
US5519684A (en) * 1990-05-14 1996-05-21 Casio Computer Co., Ltd. Digital recorder for processing in parallel data stored in multiple tracks
DE69118781T2 (de) * 1990-08-31 1996-10-31 Advanced Micro Devices Inc Übertragungssteuerungssystem für einen Rechner und Peripheriegeräte
US5581530A (en) * 1990-09-06 1996-12-03 Casio Computer Co., Ltd. Digital recorder for processing of parallel data stored in multiple tracks and using cross-fade processing
JPH0727507B2 (ja) * 1991-02-19 1995-03-29 インターナショナル・ビジネス・マシーンズ・コーポレーション チャネル選択アービトレーション
US5530901A (en) * 1991-11-28 1996-06-25 Ricoh Company, Ltd. Data Transmission processing system having DMA channels running cyclically to execute data transmission from host to memory and from memory to processing unit successively
US6026443A (en) * 1992-12-22 2000-02-15 Sun Microsystems, Inc. Multi-virtual DMA channels, multi-bandwidth groups, host based cellification and reassembly, and asynchronous transfer mode network interface
US5640598A (en) * 1994-07-12 1997-06-17 Mitsubishi Denki Kabushiki Kaisha Data transfer processing system
US5495614A (en) * 1994-12-14 1996-02-27 International Business Machines Corporation Interface control process between using programs and shared hardware facilities
JP3320233B2 (ja) * 1995-02-06 2002-09-03 キヤノン株式会社 記録装置
US5664197A (en) * 1995-04-21 1997-09-02 Intel Corporation Method and apparatus for handling bus master channel and direct memory access (DMA) channel access requests at an I/O controller
US5761534A (en) * 1996-05-20 1998-06-02 Cray Research, Inc. System for arbitrating packetized data from the network to the peripheral resources and prioritizing the dispatching of packets onto the network
US6154793A (en) * 1997-04-30 2000-11-28 Zilog, Inc. DMA with dynamically assigned channels, flexible block boundary notification and recording, type code checking and updating, commands, and status reporting
US6092137A (en) * 1997-11-26 2000-07-18 Industrial Technology Research Institute Fair data bus arbitration system which assigns adjustable priority values to competing sources
US6473780B1 (en) * 1998-04-01 2002-10-29 Intel Corporation Scheduling of direct memory access
US6260081B1 (en) * 1998-11-24 2001-07-10 Advanced Micro Devices, Inc. Direct memory access engine for supporting multiple virtual direct memory access channels
US7089344B1 (en) * 2000-06-09 2006-08-08 Motorola, Inc. Integrated processor platform supporting wireless handheld multi-media devices
JP2003006003A (ja) * 2001-06-18 2003-01-10 Mitsubishi Electric Corp Ｄｍａコントローラおよび半導体集積回路
JP4245852B2 (ja) * 2002-03-19 2009-04-02 富士通マイクロエレクトロニクス株式会社 ダイレクトメモリアクセス装置
US7062582B1 (en) * 2003-03-14 2006-06-13 Marvell International Ltd. Method and apparatus for bus arbitration dynamic priority based on waiting period
US20050038946A1 (en) * 2003-08-12 2005-02-17 Tadpole Computer, Inc. System and method using a high speed interface in a system having co-processors
US7533195B2 (en) * 2004-02-25 2009-05-12 Analog Devices, Inc. DMA controller for digital signal processors
US7240129B2 (en) * 2004-02-25 2007-07-03 Analog Devices, Inc. DMA controller having programmable channel priority
US7130982B2 (en) * 2004-03-31 2006-10-31 International Business Machines Corporation Logical memory tags for redirected DMA operations
US8006001B2 (en) * 2004-09-22 2011-08-23 Lsi Corporation Method and apparatus for manipulating direct memory access transfers
US7386642B2 (en) * 2005-01-28 2008-06-10 Sony Computer Entertainment Inc. IO direct memory access system and method
JP2006216042A (ja) * 2005-02-04 2006-08-17 Sony Computer Entertainment Inc 割り込み処理のためのシステムおよび方法
US7680972B2 (en) * 2005-02-04 2010-03-16 Sony Computer Entertainment Inc. Micro interrupt handler
US7483422B2 (en) * 2005-02-10 2009-01-27 International Business Machines Corporation Data processing system, method and interconnect fabric for selective link information allocation in a data processing system
US7395361B2 (en) * 2005-08-19 2008-07-01 Qualcomm Incorporated Apparatus and methods for weighted bus arbitration among a plurality of master devices based on transfer direction and/or consumed bandwidth
WO2007023975A1 (fr) * 2005-08-22 2007-03-01 Ssd Company Limited Multiprocesseur, contrôleur d’accès mémoire direct et appareil d’émission/réception de données série
JP4499008B2 (ja) * 2005-09-15 2010-07-07 富士通マイクロエレクトロニクス株式会社 Ｄｍａ転送システム
US7689732B2 (en) * 2006-02-24 2010-03-30 Via Technologies, Inc. Method for improving flexibility of arbitration of direct memory access (DMA) engines requesting access to shared DMA channels
CN106294233B (zh) * 2015-06-29 2019-05-03 华为技术有限公司 一种直接内存访问的传输控制方法及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3925766A (en) * 1972-11-29 1975-12-09 Honeywell Inf Systems Dynamically variable priority access system
WO1980002608A1 (fr) * 1979-05-14 1980-11-27 Western Electric Co Appareils d'affectaction de bus distribues suivant le mode premier arrive, premier traite

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE622921A (fr) * 1961-10-06
US3766526A (en) * 1972-10-10 1973-10-16 Atomic Energy Commission Multi-microprogrammed input-output processor
US4075691A (en) * 1975-11-06 1978-02-21 Bunker Ramo Corporation Communication control unit
US4400771A (en) * 1975-12-04 1983-08-23 Tokyo Shibaura Electric Co., Ltd. Multi-processor system with programmable memory-access priority control
US4090238A (en) * 1976-10-04 1978-05-16 Rca Corporation Priority vectored interrupt using direct memory access
US4257095A (en) * 1978-06-30 1981-03-17 Intel Corporation System bus arbitration, circuitry and methodology
US4437157A (en) * 1978-07-20 1984-03-13 Sperry Corporation Dynamic subchannel allocation
CA1132265A (fr) * 1978-12-26 1982-09-21 Minoru Inoshita Appareil a priorites alternees a memoire a acces direct
US4558412A (en) * 1978-12-26 1985-12-10 Honeywell Information Systems Inc. Direct memory access revolving priority apparatus
US4371932A (en) * 1979-07-30 1983-02-01 International Business Machines Corp. I/O Controller for transferring data between a host processor and multiple I/O units
US4516199A (en) * 1979-10-11 1985-05-07 Nanodata Computer Corporation Data processing system
IT1209338B (it) * 1980-07-24 1989-07-16 Sits Soc It Telecom Siemens Disposizione circuitale per il trasferimento di dati tra la memoria di un elaboratore elettronico e le unita' di interfaccia delle periferiche ad esso collegate.
JPS58223833A (ja) * 1982-06-23 1983-12-26 Fujitsu Ltd ダイレクト・メモリ・アクセス制御方式
US4528626A (en) * 1984-03-19 1985-07-09 International Business Machines Corporation Microcomputer system with bus control means for peripheral processing devices
US4688166A (en) * 1984-08-03 1987-08-18 Motorola Computer Systems, Inc. Direct memory access controller supporting multiple input/output controllers and memory units
JPS61131153A (ja) * 1984-11-30 1986-06-18 Toshiba Corp Ｄｍａ転送制御方式
JPS61133461A (ja) * 1984-12-04 1986-06-20 Fujitsu Ltd Ｄｍａ転送制御方式
US4847750A (en) * 1986-02-13 1989-07-11 Intelligent Instrumentation, Inc. Peripheral DMA controller for data acquisition system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3925766A (en) * 1972-11-29 1975-12-09 Honeywell Inf Systems Dynamically variable priority access system
WO1980002608A1 (fr) * 1979-05-14 1980-11-27 Western Electric Co Appareils d'affectaction de bus distribues suivant le mode premier arrive, premier traite

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 27, no. 5, october 1984, pages 3150-3152, New York, US; G.T. DAVIS: "Multiplexing of interrupt and DMA request lines" *
IEEE STANDARD 696 INTERFACE DEVICES, 13 juin 1983, pages 1-40, IEEE, New York, US *

Also Published As

Publication number Publication date
DE3782045T2 (de) 1993-04-15
NL185106C (nl) 1990-01-16
US4901234A (en) 1990-02-13
HK33692A (en) 1992-05-15
BE1000819A3 (fr) 1989-04-11
DE3782045D1 (de) 1992-11-05
ATE81220T1 (de) 1992-10-15
GR3006676T3 (fr) 1993-06-30
DE3810231C2 (fr) 1989-10-26
GB2202977B (en) 1991-07-24
JPH0467224B2 (fr) 1992-10-27
NL8800715A (nl) 1988-10-17
EP0288607A1 (fr) 1988-11-02
JPS63244158A (ja) 1988-10-11
GB2202977A (en) 1988-10-05
NL185106B (nl) 1989-08-16
KR880011675A (ko) 1988-10-29
SG13092G (en) 1992-04-16
KR950008227B1 (ko) 1995-07-26
DE3810231A1 (de) 1988-10-06
AR240681A1 (es) 1990-08-31
GB8728927D0 (en) 1988-01-27
DE8804104U1 (fr) 1988-06-30
ES2035027T3 (es) 1993-04-16
CN1013068B (zh) 1991-07-03
CN88100962A (zh) 1988-12-14
IT1216132B (it) 1990-02-22
IT8819827A0 (it) 1988-03-18
HK1000295A1 (en) 1998-02-20
EP0288607B1 (fr) 1992-09-30

Similar Documents

Publication Publication Date Title
BE1000819A3 (fr) Ordinateur comportant une unite de commande d'acces direct en memoire programmable.
EP0020202B1 (fr) Système multiprocesseur de traitement de signal
EP0121030B1 (fr) Dispositif d'arbitrage pour l'attribution d'une ressource commune à une unité sélectionnée d'un système de traitement de données
EP0030504B1 (fr) Dispositif de synchronisation et d'affectation de processus entre plusieurs processeurs dans un système de traitement de l'information
FR2632096A1 (fr) Systeme de microcalculateur a bus multiple avec arbitrage d'acces aux bus
FR2630839A1 (fr) Procede et dispositif de controle de l'acces a un bus dans un systeme informatique
CN107450981A (zh) 一种区块链共识方法及设备
EP0063071B1 (fr) Procédé et dispositif de transmission de données numériques
CN110580197A (zh) 大型模型深度学习的分布式计算架构
EP0558125B1 (fr) Processeur neuronal à cellules synaptiques reparties
EP0059018A1 (fr) Multiprocesseur avec affectation dynamique des tâches en multitraitement et son utilisation
FR2873830A1 (fr) Procede d'ordonnancement de traitement de taches et dispositif pour mettre en oeuvre le procede
FR2525787A1 (fr) Systeme a multimicroprocesseurs
EP0044765A1 (fr) Procédé d'arbitration de plusieurs sous-ensembles et dispositif d'arbritation pour sa mise en oeuvre
CH616251A5 (fr)
JPH08255124A (ja) データ処理システムおよび方法
FR2528195A1 (fr) Systeme de communication entre ordinateurs
FR2845177A1 (fr) Protocole de priorite d'acces pour systeme informatique
US5249297A (en) Methods and apparatus for carrying out transactions in a computer system
FR2647923A1 (fr) Processeur de donnees
EP0032862B1 (fr) Dispositif pour superposer les phases successives du transfert des informations entre plusieurs unités d'un système de traitement de l'information
FR2784478A1 (fr) Architecture de verrou pour grand systeme
BE1001290A4 (fr) Dispositif d'arbitrage d'acces a memoire direct.
EP0463901B1 (fr) Procédé de dialogue entre les processeurs d'un système, système pour sa mise en oeuvre et utilisation pour la répartition des processus aux processeurs
FR2656707A1 (fr) Procede d'exploitation d'un bus d'ordinateur.

Legal Events

Date Code Title Description
ST Notification of lapse