DE3782045T2 - Rechnersystem mit multikanaldirektspeicherzugriffsarbitrierung. - Google Patents

Rechnersystem mit multikanaldirektspeicherzugriffsarbitrierung.

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DE3782045T2 DE8787118545T DE3782045T DE3782045T2 DE 3782045 T2 DE3782045 T2 DE 3782045T2 DE 8787118545 T DE8787118545 T DE 8787118545T DE 3782045 T DE3782045 T DE 3782045T DE 3782045 T2 DE3782045 T2 DE 3782045T2
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Description

  • Die vorliegende Erfindung bezieht sich auf einen Computer mit einer DMA-Steuereinheit (DMA = Direct Memory Access, direkter Speicherzugriff), mittels derer einem größere Anzahl Peripheriegeräte als physische DNA-Kanäle vorhanden sind DMA-Datenübertragungen durchführen können.
  • Viele heutige Computersysteme verwenden DMA-Kanäle, um Peripheriegeräten die Übertragung von Daten, hauptsächlich in den und aus dem Hauptspeicher, ohne Umweg über die CPU (Central Processing Unit, zentrale Recheneinheit) zu erlauben. Ein Umgehen der CPU hat natürlich den Vorteil erhöhter Datenübertragungsgeschwindigkeiten und verbesserter Gesamtsystemeffizienz, weil die CPU während der Datenübertragung andere Aufgaben verrichten kann.
  • Es ist heute weitverbreitet, einen physischen DMA-Kanal für jedes Peripheriegerät bereitzustellen, dem DMA-Zugriffe erlaubt sind. Ein Beispiel eines Computersystems, das eine solche Anordnung verwendet, ist der IBM Personal Computer.
  • Die Anzahl der Peripheriegeräte, die ein Benutzer an ein Computersystem anschließen kann, steigt jedoch und wird erwartungsgemäß noch weiter steigen; z.B. sind kürzlich optische Plattenleser, zusätzliche Kommunikationsgeräte, Festplatten, Magnetband-Back-up-Geräte, Hochgeschwindigkeitsdrucker usw. verfügbar geworden, die alle vorteilhaften Gebrauch von DMA-Zugriffen machen können.
  • Andrerseits kostet das Hinzufügen weiterer physischer DMA-Kanäle Systemhardware, Platz auf der Platine und dem Bus. Es wurde erwogen, DMA-Kanäle von Peripheriegeräten gemeinsam benutzen zu lassen, mit der Einschränkung gegenseitiger exklusiver Benutzung. Die gemeinsame Nutzung von DMA-Kanälen erfolgt beispielsweise in den IBM XT und AT Computersystemen. Diese Betriebsweisen verlangen sowohl umfangreiche Änderungen am Betriebssystem als auch zusätzliche Unterprogramme, um die zu jedem DMA-Kanal gehörenden Peripheriegeräte daran zu hindern, gleichzeitig zu arbeiten. Eine beträchtliche Belastung der Leistungsfähigkeit tritt auch dann auf, wenn die Dateiverwaltung nicht hinreichend "intelligent" abläuft, um überlappte Suchoperationen zu erlauben. Das Problem verschärft sich in bestimmten Situationen, z.B. wenn eine LAN-Zusatzeinrichtung (LAN = Local Area Network, lokales Netzwerk) und eine Datei-Steuereinheit die gleiche DMA-Stufe (level) gemeinsam benutzen und eine LAN-Dateiserviceroutine zwischen den beiden Geräten hin und her vermitteln muß.
  • Das US Patent Nr. 3.925.766 von Bardotti et al. offenbart ein Computersystem, bei dem Peripheriegeräten Prioritätsstufen zugeordnet sind und Zugriffsanforderungen zu einem Speicher gemäß den Prioritätsstufen ausgewählt werden. Die Zuordnung der Prioritätsstufen läßt sich ändern je nach den Gründen, aus denen die Anforderungssignale erzeugt werden, oder je nach den speziellen Lastbedingungen des Zentralrechners. Es werden jedoch keine DMA-Pfade bereitgestellt.
  • In dem US Patent Nr. 4.400.771 von Suzuki et al. ist ein Multiprozessorsystem gezeigt, in welchem jeder der Prozessoren auf einen einzigen Speicher zugreifen kann. Ein programmierbarer Registerschaltkreis speichert Prioritätsinformationen, die einen Prioritätsgrad für den Speicherzugriff jedes Prozessors angeben. Die Prioritätsinformationen können von Hand, durch einen externen Schaltkreis, oder wenigstens einem der Prozessoren geändert werden. Das Patent von Suzuki et al. verwendet jedoch keinen DMA-Zugriff von mehreren Peripheriegeräten auf einen Speicher.
  • Das US Patent Nr. 4.257.095 von Nadir ist bezüglich seiner Lehre über Arbitrierungstechniken für Bus-Zugriffe (bus arbitration techniques) von Interesse.
  • Folgende US Patente betreffen den allgemeinen Hintergrund von Computersystemen mit DMA-Steuereinheiten: 4.371.932 von Dinwiddie, Jr., et al., 4.419.728 von Larson, 4.538.224 von Peterson, 4.556.962 von Brewer et al. und 4.584.703 von Hallberg.
  • Das IBM Technical Disclosure Bulletin, Vol. 27. Nr. 5, Seite 3150-3152 (1984) beschreibt ein Computersystem mit einer festen Anzahl von DMA-Kanälen, die über einen Bus mit einer Vielzahl von Peripheriegeräten verbunden sind, wobei sich die Peripheriegeräte die Kanäle über einen Zeitabschnitts-Arbitrierungsschaltkreis teilen.
  • Es ist daher die Aufgabe der vorliegenden Erfindung, ein Computersystem mit einer DMA-Steuereinheit vorzusehen, bei dem sich die Peripheriegeräte, deren Anzahl die im System vorgesehenen physischen DMA-Kanäle überschreitet, die DMA-Kanäle teilen können, ohne auf die Probleme der vorstehenden Konzepte des Standes der Technik zu stoßen.
  • Erfindungsgemäß ist ein Computersystem vorgesehen mit einer Mehrkanaleinheit mit direktem Speicherzugriff (DMA) und gemeinsamen Busmitteln zum Koppeln einer Vielzahl von Peripheriegeräten mit der DMA-Einheit, wobei die gemeinsamen Busmittel eine Anzahl von Peripheriegeräten mit der DMA-Einheit koppeln können, die größer ist als die Zahl der DMA-Kanäle, wobei mindestens ein DMA-Kanal über einen Arbitrierungssteuerschaltkreis von den Peripheriegeräten gemeinsam benutzt wird, dadurch gekennzeichnet, daß jedes zm gemeinsamen Bus Zugriff fordernde Peripheriegerät dem Bus einen damit verbundenen Kanalzuweisungswert zuführt, wobei eine Einheit, die Zugriff erhält, ihren Kanalzuweisungswert auf dem Bus stehen läßt, der Arbitrierungssteuerschaltkreis in jedem Kanal der DMA-Einheit Mittel umfaßt, um den Kanalzuweisungswert eines Zugriff fordernden Peripheriegerätes mit in dem Arbitrierungssteuerschaltkreis programmierten Kanalzuweisungsdaten zu vergleichen, um einen bestehenden Zugriff auf seinen Kanal festzustellen.
  • Ein Ausführungsbeispiel der Erfindung wird nachstehend in Bezug auf beiliegende Zeichnungen beschrieben. Hierin bedeuten:
  • Fig. 1 ein Blockdiagramm eines Computersystems, in dem die Erfindung verwendet wird;
  • Fig. 2 eine Prinzipdarstellung zur Erläuterung der Wirkungsweise der vorliegenden Erfindung;
  • Fig. 3 ein logisches Diagramm mit Einzelheiten eines Arbitrierungsschaltkreises, das Peripheriegeräte des Computersystems von Fig. 1 zeigt;
  • Fig. 4 ein Diagramm mit Einzelheiten eines Busses im Computersystem von Fig. 1;
  • Fig. 5 ein detailliertes logisches Diagramm eines zentralen Arbitrierungs-Steuerschaltkreises, der in dem Computersystem gemäß der Erfindung verwendet wird, und
  • Fig. 6 ein detailliertes logisches Diagramm eines DMA-Steuerschaltkreises, der bei der Erfindung benutzt wird.
  • Zunächst wird auf Fig. 1 der beiliegenden Zeichnungen Bezug genommen, die ein Blockdiagramm eines Computersystems zeigt, in welchem die gegenwärtige Erfindung vorteilhaft genutzt wird.
  • Eine CPU kommuniziert mit einem Hauptspeicher 15, einer Bus-Steuereinheit 16 und einem Mathematik-Coprozessor 14 über einen Systembus 26. Die Kommunikation zwischen der CPU und ihren zugehörigen Peripheriegeräten erfolgt unter Vermittlung einer Bus-Steuereinheit 16, die mit den Peripheriegeräten über einen Gemeinschafts-Bus (family bus) 25 verbunden ist. Im vorliegenden Beispiel gehören zu den Peripheriegeräten ein Hilfsspeicher 17, zwei Kommunikationsgeräte 18 und 19, eine Festplatte (hard file) 20, eine optische Platte 21 und zwei Diskettenstationen 23. Andere Peripheriegeräte können natürlich, je nach Systembedürfnissen, genauso gut benutzt werden. Die Peripheriegeräte werden generisch durch DMA-untergeordnete (slave) Einheiten 24 dargestellt.
  • Eine DMA-Steuereinheit 12 wird bereitgestellt, um wenigstens ausgewählten Peripheriegeräten direkten Speicherzugriff zu erlauben. Zu diesem Zweck wird, wie weiter unten genauer erklärt, der Gemeinschafts-Bus, oder zumindest ein Teil desselben, zur DMA-Steuereinheit 12 abgezweigt. Jedes Peripheriegerät 24 mit DMA-Zugriff ist mit einem Arbitrierungsschaltkreis 28 ausgestattet, und jedem Peripheriegerät mit einem Arbitrierungsschaltkreis wird eine Arbitrierungs- (Prioritäts-) Stufe (priority level) zugeordnet. Wie weiter unten genauer erklärt, gehört zur DMA-Steuereinheit ein zentrale Arbitrierungs-Steuerschaltkreis 11, um zwischen Peripheriegeräten zu arbitrieren (schlichten), die gleichzeitig DMA-Zugriff verlangen, und um die DMA-Steuereinheit darüber zu informieren, welches Peripheriegerät Zugriff erhalten soll.
  • In dem Computersystem gemäß dem Ausführungsbeispiel der Erfindung ist die Anzahl der Peripheriegeräte mit DMA-Zugriffserlaubnis größer als die Anzahl der im System vorhandenen physischen DMA-Kanäle. Gemäß der vorliegenden Erfindung sind einigen dieser Geräte exklusiv feste DMA-Kanäle zugeordnet, während sich die anderen die restlichen DMA-Kanäle teilen. Auf die gemeinsam benutzten (programmierbaren) Kanäle wird in der Reihenfolge zuvor zugewiesener Prioritäten zugegriffen.
  • Im vorliegenden Beispiel wird angenommen, daß es acht physische DMA-Kanäle gibt, die mit 0 bis 7 bezeichnet sind. Es wird weiterhin angenommen, daß die Kanäle 0 und 4 gemeinsam benutzt (shared) und die restlichen Kanäle 1 - 3 und 5 - 7 individuellen Peripheriegeräten zugeordnet sind.
  • Im folgenden wird auf Fig. 2 Bezug genommen, welche eine Zeichnung darstellt, um die Prinzipien der vorliegenden Erfindung zu erklären. Ein Comparator (Vergleichsschaltkreis) mit zwei Gruppen von Eingängen wird bereitgestellt. Die eine Gruppe besteht aus vier Leitungen eines Busses ARBUS (arbitration bus). Der Wert auf dem ARBUS kennzeichnet das Peripheriegerät, das gerade einen DMA-Kanal verlangt und die höchste Arbitrierungs- (Prioritäts-) Stufe aufweist. Wenn dieses Peripheriegerät eines von denen mit fest zugeordneten Kanälen 1 - 3 oder 5 - 7 ist, dann wird ihm direkt Zugriff auf jenen Kanal gewährt. Wenn andrerseits das Peripheriegerät zu denen gehört, die sich einen programmierbaren DMA-Kanal (Kanäle 0 und 4) teilen, dann erhält es nur dann Zugriff, wenn seine Prioritätsstufe einem der in den Registern 6 und 7 voreingestellten Werten entspricht. Dieser Vorgang wird im folgenden genauer unter Bezug auf die Figuren 3 - 6 erklärt.
  • Fig. 3 ist ein logisches Schaltdiagramm eines der Arbitrierungsschaltkreise 28, die in jedem Peripheriegerät mit DMA-Zugriffsmöglichkeit verwendet werden. Die dem Peripheriegerät zugeordnete Arbitrierungsstufe (arbitration level) wird in ein Register 70 gesetzt, welches nachstehend als Register der Kanalprioritätszuweisung bezeichnet wird. Dies kann nach einer von vielen bekannten Techniken erfolgen. Vorzugsweise adressiert die CPU das Peripheriegerät über einen vorher zugewiesenen Port (Anschluß), so daß die Arbitrierungsstufe durch Software gesetzt werden kann. Dies kann erfolgen über das BIOS (Basic Input-Output System, elementares Eingabe-Ausgabesystem), das POST (Power-On Self Test, Selbsttest beim Einschalten), beim Rücksetzen (reset), das Betriebssystem oder, wenn gewünscht, über das Anwendungsprogramm. Andrerseits ist es möglich, den Wert der Kanalprioritätszuweisung mit Hardware-Schaltern einzugeben.
  • Der eigentliche Arbitrierungschaltkreis ist mit einem Arbiter 72 implementiert. Dieser Schaltkreis und die verschiedenen in Fig. 3 angezeigten Signale sind offenbart und detailliert diskutiert im American National Standard/IEEE Standard No. ANSI/IEEE Std 696- 1983, veröffentlicht vom Institute of Electrical and Electronics Engineers, Inc., am 13. Juni 1983. Im allgemeinen ist jedes im Arbitrierungsschema eingegliederte Gerät mit einem derartigen Schaltkreis ausgestattet und die Schaltkreise sind über einen ARBUS miteinander verbunden. Im gezeigten Beispiel hat der ARBUS vier Datenleitungen TMA0 - TMA3, womit 16 verschiedene Arbitrierungsstufen ermöglicht werden. Jedoch kann jede gewünschte Anzahl verwendet werden. Während einer Arbitrierungsperiode, die durch die Steuersignale pHLDA und HOLD gekennzeichnet ist, übermitteln alle Geräte, die Kontrolle über den Bus erhalten möchten (bei jenen Geräten hat das IWANT-Signal den hohen Signalpegel bzw. den ("1")-Zustand), ihre Arbitrierungs- (Prioritäts-) Stufen auf den ARBUS. Im Beispiel von Fig. 3 geschieht das, wenn das Signal /APRIO ("/") bedeutet ein "unterer Pegel = wahr" ("low-truth") Signale) in den hohen ("1") Zustand geht. Der im Register 70 gespeicherte Wert wird dann durch die UND-Glieder 71 auf den Arbiter 72 geschaltet und von dort auf die ARBUS-Leitungen TMA0 - TMA3. Am Ende der Arbitrierunsperiode ist der Wert auf den ARBUS-Leitungen TMA0 - TMA3 gleich dem Wert der Arbitrierungsstufe des Gerätes, welches die höchste Stufe (level) hat. Die Wellenformen der hier erwähnten verschiedenen Signale sind im einzelnen in dem zitierten ANSI/IEEE Standard gezeigt.
  • In der diskutierten bevorzugten Ausführungsform stellt der ARBUS einen Teil des Gemeinschafts-Busses 25 dar, durch den die Peripheriegeräte mit der Bus-Steuereinheit 16 und somit der CPU 10 verbunden werden. Die Beziehung zwischen dem ARBUS und dem Gemeinschafts- Bus 25 ist in Fig. 4 gezeigt.
  • Einzelheiten des zentralen Arbitrierungsschaltkreises 11 und der DMA-Steuereinheit 12 sind in Fig. 5 bzw. 6 gezeigt, auf die nachfolgend Bezug genommen wird.
  • Wie in Fig. 5 gezeigt, werden die Signale HOLD und pHLDA aus dem ARBUS zur Erzeugung eines Signals /ARBTIME benutzt. Dieses Signal ist im "0"-Zustand während der Zeit, in der eine Arbitrierung unter den um einen DMA-Kanal konkurrierenden Peripheriegeräten stattfinden soll. Es bleibt so lange im "0"-Zustand, bis die Signale auf dem ARBUS ihren eingeschwungenen Zustand erreicht haben, d.h., genügend lange bis zur Beendigung der Arbitrierung. Um das Signal /ARBTIME zu erzeugen, wird pHLDA durch einen Inverter 61 invertiert, dann zusammen mit dem Signal HOLD auf die jeweiligen Eingänge eines Exklusiv-ODER-Gliedes (XOR) 62 gegeben. Ein monostabiler Multivibrator 63 mit einer Ausgangspulsperiode, die die Arbitrierungszeit auf dem ARBUS überschreitet, wird durch die Vorderkante des Ausgangspulses aus dem XOR-Glied 62 ausgelöst (triggered). Der Ausgang des monostabilen Multivibrators wird mit dem Ausgang des XOR-Gliedes 62 in einem ODER-Glied (OR) 64 verknüpft und erzeugt so /ARBTIME. Natürlich sind andere Anordnungen möglich, um /ARBTIME zu erzeugen. Bei einer Methode werden die DMA-Anforderungssignale jedes Gerätes über eine ODER-Beziehung miteinander verknüpft und die so erhaltenen Ausgangssignale zur Erzeugung eines Impulses passender Länge verwendet. In jedem Fall besteht die Grundanforderung darin, /ARBTIME in den "0"-Zustand zu setzen, um Zeitperioden zu definieren, in denen eine Arbitrierung auf dem ARBUS stattfindet.
  • Für jeden programmierbaren physischen DMA-Kanal im System wird eine Vergleichslogik 40 bereitgestellt und für jeden festen Kanal eine Vergleichslogik 49. Jede Vergleichslogik 40 für die programmierbaren DMA-Kanäle (Kanäle 0 und 4 des vorliegenden Beispiels) enthält ein Register 41, das als Register für die DMA-Kanalzuweisung bezeichnet und von der CPU mit einer DMA-Kanalzuweisung geladen wird. Die Vergleichslogik-Schaltungen 49, also die für die festen Kanäle, sind identisch mit den Vergleichslogik-Schaltungen 40, mit der Ausnahme, daß das Register 41 durch eine Anzahl von Schaltern ersetzt wird, durch die die Kanalzuweisung manuell erfolgt. Nur eine der Vergleichslogik-Schaltungen 40 und 49 ist daher im Detail gezeigt, da die übrigen Vergleichslogik-Schaltungen 40 und 49 identisch und ihre Eingangssignale dieselben sind.
  • Die Ausgänge der Register 41 in den programmierbaren Kanälen (Vergleichslogik 40) und die Ausgänge der Schalter für die festen Kanäle (Vergleichslogik 49) werden mit den Signalen TMA0 - TMA3 durch einen Satz von XOR-Gliedern 42 verglichen, deren Ausgänge auf die Eingänge eines NOR-Gliedes (ODER-Glied mit negiertem Ausgang) 43 gegeben werden. Wenn eine Übereinstimmung zwischen den Kanalzuweisungen und den von TMA0 - TMA3 dargestellten Signalen am Ende der Arbitrierungsperiode festgestellt wird, d.h. wenn die entsprechenden Signale den identischen Zustand aufweisen, befindet sich der Ausgang des NOR-Gliedes 43 (VERGLEICHE 0 - VERGLEICHE 7) im "1"-Zustand. Natürlich kann nur immer ein NOR- Glied 43 einen aktiven Ausgang haben.
  • Mit Bezug nun auf Fig. 6 wird am Ende der Arbitrierungszeit, wenn /ARBTIME in den "1"-Zustand zurückgeht, eine "1" aus einem der Signale VERGLEICHE 0 - VERGLEICHE 7 im "1"-Zustand in einer der beiden Verriegelungen 51 der DMA-Steuereinheit 12 gesetzt. Die übrigen Signale von VERGLEICHE 0 - VERGLEICHE 7 sind im "0"-Zustand, so daß eine "0" in den entsprechenden Positionen der Verriegelung 51 gesetzt ist.
  • Die Ausgänge der Verriegelungen 51 werden auf die entsprechenden DMA-Anforderungseingänge (DREQ0 - DREQ3) zweier DMA-Steuereinheits-IC's 52 in Kaskadenschaltung gegeben. In dem gerade diskutierten Ausführungsbeispiel sind die IC's 52 jeweils vom Typ "8237 Programmierbare DMA-Steuereinheit", wie sie von der Intel Corp. hergestellt wird. Die DMA-Steuereinheits-IC's 52 sind über NOR-Glieder 53 in Kaskaden geschaltet. Als CPU kann ein beliebiger Typ der Intel iAPX 86 Mikroprozessorserie gewählt werden, wie z.B. die 8088, 8086 oder 80286. Zu Details bezüglich der Verbindung zwischen den beiden DMA-Steuereinheits-IC's und der CPU sei auf das 1985 Intel Microsystem Components Handbook, Seiten 2-57 bis 2-71 verwiesen.
  • Daher wird einem Peripheriegerät mit fest zugeordneter DMA-Kanalzuweisung die sofortige Benutzung eines DMA-Kanals garantiert, sobald das Peripheriegerät auf dem ARBUS gewinnt. Wenn ein Peripheriegerät, das sich einen der DMA-Kanäle mit anderen teilt, auf dem ARBUS gewinnt, erhält es die sofortige Benutzung eines DMA-Kanals nur dann, wenn sein Kanal-Prioritätszuweisungswert, so wie er im Register 70 für die Kanal- Prioritätszuweisung gespeichert ist, mit dem DMA-Kanalzuweisungswert in einem der beiden Register 41 übereinstimmt. Natürlich können das BIOS, das Betriebssystem oder die Anwendungsprogramme fortlaufend die Kanalzuweisungswerte neu programmieren, die in den DMA-Kanalzuweisungsregistern 41 der beiden Vergleichslogik-Schaltungen 40 für die programmierbaren Kanäle gespeichert sind, um sicherzustellen, daß alle Peripheriegeräte, die nach Zugriff verlangen, schließlich einen DMA-Kanal benutzen können. Viele verschiedene Programmierverfahren können implementiert werden, um die Werte, die in den DMA-Kanalzuweisungsregistern 41 und den Kanalprioritätszuweisungsregistern 70 der Arbitrierungsschaltungen gespeichert sind, in Abhängigkeit von der vorliegenden Anwendung zu steuern. In einem einfachen Beispiel sind die in den Prioritätszuweisungsregister 70 gesetzten Werte fest und die in den DMA-Kanalzuweisungsregister 41 gesetzten Werte wechseln sich der Reihe nach mit wenigstens einigen der Werte in den Prioritätszuweisungsregistern 70 ab, um so jedem mit einem der programmierbaren DMA-Kanäle verbundenen Peripheriegerät eine Chance zu geben, die Benutzung eines DMA-Kanals zu erreichen. Wenn "intelligente" Peripheriegeräte mit eigenen Steuereinheiten verwendet werden, können komplexere Verfahren implementiert werden. Wenn z.B. ein einem programmierbaren DMA-Kanal zugewiesenes Peripheriegerät Zugriff wünscht, kann dieses Peripheriegerät beim Betriebssystem oder BIOS die Verfügbarkeit eines der programmierbaren Kanäle abfragen. Wenn ein Kanal verfügbar ist, dann kann seine Nummer in den Registern 70 und 41 gesetzt werden, um einen Zugriff zu garantieren. Da jedoch die Auswahl des Programmierschemas außerhalb des Bereiches der vorliegenden Erfindung und in der Zuständigkeit des Benutzers liegt, werden hier keine weiteren Beispiele diskutiert.
  • Andere Anwendungen der Erfindung können ebenfalls in Betracht gezogen werden. Zum Beispiel können erfindungsgemäß benutzte programmierbare DMA-Kanäle als redundante Ersatzkanäle (back-ups) für einige der fest zugeordneten Kanäle benutzt werden, wodurch eine erhöhte Zuverlässigkeit des Systems erreicht wird.

Claims (6)

1. Computersystem mit einer Mehrkanaleinheit (12) mit direktem Speicherzugriff (DMA) und gemeinsamen Busmitteln zum Koppeln einer Vielzahl von Peripheriegeräten (17-24) mit der DMA-Einheit, wobei die gemeinsamen Busmittel eine Anzahl von Peripheriegeräten mit der DMA-Einheit koppeln können, die größer ist als die Zahl der DMA-Kanäle, wobei mindestens ein DMA-Kanal über einen Arbitrierungssteuerschaltkreis (11) von den Peripheriegeräten gemeinsam benutzt wird, dadurch gekennzeichnet, daß jedes zum gemeinsamen Bus Zugriff fordernde Peripheriegerät dem Bus einen damit verbundenen Kanalzuweisungswert zuführt, wobei eine Einheit, die Zugriff erhält, ihren Kanalzuweisungswert auf dem Bus stehen läßt, der Arbitrierungssteuerschaltkreis (11) in jedem Kanal der DMA-Einheit Mittel umfaßt, um den Kanalzuweisungswert eines Zugriff fordernden Peripheriegerätes mit in dem Arbitrierungssteuerschaltkreis programmierten Kanalzuweisungsdaten zu vergleichen, um einen bestehenden Zugriff auf seinen Kanal festzustellen.
2. Computersystem nach Anspruch 1, in dem jedes Peripheriegerät (17 bis 24) ein Arbitrierungsregister (70) zur Aufnahme des Kanalzuweisungswertes umfaßt, wobei das Register zum Laden von der System-CPU (10) gekoppelt wird.
3. Computersystem nach Anspruch 1 oder 2, in dem mindestens ein DMA-Kanal als zugehöriger Kanal mit einem einzigen Peripheriegerät gekoppelt ist und der Arbitrierungssteuerschaltkreis (11) für den oder jeden fest zugeordneten Kanal die Kanalzuweisungsdaten vergleicht, um einen Zugriff auf den zugeordneten Kanal festzustellen.
4. Computersystem nach Anspruch 3, in dem die vorhereingestellten Kanalzuweisungsdaten durch Schaltmittel in dem Arbitrierungssteuerschaltkreis bestimmt werden.
5. Computersystem nach einem der vorherigen Ansprüche, in dem der Arbitrierungssteuerschaltkreis für den oder jeden gemeinsam benutzten DMA-Kanal Registermittel (41) umfaßt, die von der System-CPU und den Vergleichsschaltungsmitteln (42, 43) Kanalzuweisungsdaten erhalten, um Daten aus den Registermitteln mit dem Kanalzuweisungswert eines Peripheriegerätes zu vergleichen, welches Zugriff auf einen DMA-Kanal fordert, um bei Übereinstimmung der verglichenen Daten Vergleichsausgangssignale zur Verfügung zu stellen.
6. Computersystem nach Anspruch 5, in dem die besagten Vergleichsausgangssignale dem DMA-Gerät DMA-Anforderungseingangssignale übermitteln.
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