JPH0658661B2 - 信号調停器 - Google Patents
信号調停器Info
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- JPH0658661B2 JPH0658661B2 JP9074989A JP9074989A JPH0658661B2 JP H0658661 B2 JPH0658661 B2 JP H0658661B2 JP 9074989 A JP9074989 A JP 9074989A JP 9074989 A JP9074989 A JP 9074989A JP H0658661 B2 JPH0658661 B2 JP H0658661B2
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- Japan
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- signal
- cpu
- output
- access
- processor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 互いに独立した複数のプロセッサ（以下、ＣＰＵとい
う）が共通のランダムアクセスリードライトメモリ（以
下、ＲＡＭという）を使用する際の各ＣＰＵによるＲＡ
Ｍのアクセスおよびチェックの調停を行う調停回路に関
するものである。
う）が共通のランダムアクセスリードライトメモリ（以
下、ＲＡＭという）を使用する際の各ＣＰＵによるＲＡ
Ｍのアクセスおよびチェックの調停を行う調停回路に関
するものである。
第３図は、例えば特開昭５６−１５３４２４号公報に示
された従来の信号調停器を示す回路図であり、１は６個
のナンド素子を備えたこの信号調停器の主要部をなす制
御回路である。２は互いに独立したＣＰＵ１とＣＰＵ２
の競合を判定して結果を制御回路１へ送る競合判定回路
であって、例えば２個のナンド素子の相互帰還結合（ナ
ンドラッチ）を用いて容易に実現することが出来る。６
１，６２は制御回路１から出力される信号の活性化レベ
ルを他人出力と同じ“１”とするためのインバータ（ノ
ット素子）である。
された従来の信号調停器を示す回路図であり、１は６個
のナンド素子を備えたこの信号調停器の主要部をなす制
御回路である。２は互いに独立したＣＰＵ１とＣＰＵ２
の競合を判定して結果を制御回路１へ送る競合判定回路
であって、例えば２個のナンド素子の相互帰還結合（ナ
ンドラッチ）を用いて容易に実現することが出来る。６
１，６２は制御回路１から出力される信号の活性化レベ
ルを他人出力と同じ“１”とするためのインバータ（ノ
ット素子）である。
また、制御回路１において、ナンド素子３１の出力線３
０１は、ナンド素子４２，４３，５１の入力線に接続さ
れている。ナンド素子３２の出力線３０２は、ナンド素
子４１，４２，５１の入力線に接続されている。ナンド
素子４１の出力線４０１は、ナンド素子４２，４３，３
２およびインバータ６１の入力線に接続されている。ナ
ンド素子４２の出力線４０２は、ナンド素子４１，４３
の入力線に接続されている。ナンド素子４３の出力線４
０３は、ナンド素子４１，４２，３１およびインバータ
６２の入力線に接続されている。ナンド素子５１の出力
線５０１は、要求出力ＲをＲＡＭへ送出するための外部
出力線である。インバータ６１の出力線６０１は、承認
出力ａ１をＣＰＵ１へ送出するための外部出力線であ
る。インバータ６２の出力線６０２は、承認出力ａ２を
ＣＰＵ２へ送出するための外部出力線である。競合判定
回路２への一つの入力線１０１は、ＣＰＵ１から送出さ
れる競合入力ｒ１を受けるための外部入力線である。競
合判定回路２へのもう一つの入力線１０２は、ＣＰＵ２
から送出される競合入力ｒ２を受けるための外部入力線
である。競合判定回路２の一つの出力線２０１は、競合
入力ｒ１に対応する判定信号を出力するためのものでナ
ンド素子３１の入力線に接続されている。競合判定回路
２のもう一つの出力線２０２は、競合入力ｒ２に対応す
る判定信号を出力するためのもので、ナンド素子３２の
入力線に接続されている。ナンド素子４１及び４３への
一つの入力線１０３は、ＲＡＭから送出される応答入力
Ａを受けるための外部入力線である。
０１は、ナンド素子４２，４３，５１の入力線に接続さ
れている。ナンド素子３２の出力線３０２は、ナンド素
子４１，４２，５１の入力線に接続されている。ナンド
素子４１の出力線４０１は、ナンド素子４２，４３，３
２およびインバータ６１の入力線に接続されている。ナ
ンド素子４２の出力線４０２は、ナンド素子４１，４３
の入力線に接続されている。ナンド素子４３の出力線４
０３は、ナンド素子４１，４２，３１およびインバータ
６２の入力線に接続されている。ナンド素子５１の出力
線５０１は、要求出力ＲをＲＡＭへ送出するための外部
出力線である。インバータ６１の出力線６０１は、承認
出力ａ１をＣＰＵ１へ送出するための外部出力線であ
る。インバータ６２の出力線６０２は、承認出力ａ２を
ＣＰＵ２へ送出するための外部出力線である。競合判定
回路２への一つの入力線１０１は、ＣＰＵ１から送出さ
れる競合入力ｒ１を受けるための外部入力線である。競
合判定回路２へのもう一つの入力線１０２は、ＣＰＵ２
から送出される競合入力ｒ２を受けるための外部入力線
である。競合判定回路２の一つの出力線２０１は、競合
入力ｒ１に対応する判定信号を出力するためのものでナ
ンド素子３１の入力線に接続されている。競合判定回路
２のもう一つの出力線２０２は、競合入力ｒ２に対応す
る判定信号を出力するためのもので、ナンド素子３２の
入力線に接続されている。ナンド素子４１及び４３への
一つの入力線１０３は、ＲＡＭから送出される応答入力
Ａを受けるための外部入力線である。
次に動作について説明する。ここで、説明の便宜上、各
入出力線の信号値をいくつかの組に分け、その組で定め
られる２値ベクトルを次のような記号で表わすことにす
る。
入出力線の信号値をいくつかの組に分け、その組で定め
られる２値ベクトルを次のような記号で表わすことにす
る。
Ｇ２＝（201．202），Ｇ３＝（301．302） Ｇ４＝（401．402．403） 例えば、ナンド素子３１の出力値が“０”でありかつナ
ンド素子３２の出力値が“１”であることを、Ｇ３＝
（0.1）と表わす。また、入力ｒ１，ｒ２，Ａおよび出
力ａ１，ａ２，Ｒの活性化状態は“１”であり、非活性
化状態は“０”であるとする。
ンド素子３２の出力値が“１”であることを、Ｇ３＝
（0.1）と表わす。また、入力ｒ１，ｒ２，Ａおよび出
力ａ１，ａ２，Ｒの活性化状態は“１”であり、非活性
化状態は“０”であるとする。
さて、どのプロセッサからもＲＡＭを使用する要求がな
い状態、すなわちこの信号調停器の初期状態では、 （ｒ１．ｒ２）＝（0.0），Ａ＝０， （ａ１．ａ２）＝（0.0），Ｒ＝０， Ｇ２＝（0.0），Ｇ３＝（1.1）， Ｇ４＝（1.0.1） である。
い状態、すなわちこの信号調停器の初期状態では、 （ｒ１．ｒ２）＝（0.0），Ａ＝０， （ａ１．ａ２）＝（0.0），Ｒ＝０， Ｇ２＝（0.0），Ｇ３＝（1.1）， Ｇ４＝（1.0.1） である。
Ｇ４＝（1.0.1）は、三状態記憶回路が第１の状態であ
ることを表わしている。この状態でほとんど同時にＣＰ
Ｕ１およびＣＰＵ２から要求が発生し、（ｒ１．ｒ２）
＝（1.1）になったとする。この場合、競合判定回路２
は、ｒ１およびｒ２の０→１変化の内どちらがより早く
生じたかを検出し、早い方に対応して判定する判定信号
を“１”とする。両方の判定信号を“１”とすること
は、決してない。このような機能を有する競合判定回路
２は、２個のナンド素子の相互帰還結合（ナンドラッ
チ）を用いて容易に実現することが出来る。そこで、
今、ｒ１の方がｒ２より早く０→１変化を生じたものと
しよう。この時、Ｇ２＝（1.0）となる。その結果、Ｇ
３＝（0.1）となり、それによってＧ４＝（1.1.1）にな
ると共にＲ＝１になる。すなわち、要求出力Ｒが活性化
する。これによってＣＰＵ１，ＣＰＵ２の一方または両
方からＲＡＭの使用要求が発生したことがＲＡＭへ伝え
られる。
ることを表わしている。この状態でほとんど同時にＣＰ
Ｕ１およびＣＰＵ２から要求が発生し、（ｒ１．ｒ２）
＝（1.1）になったとする。この場合、競合判定回路２
は、ｒ１およびｒ２の０→１変化の内どちらがより早く
生じたかを検出し、早い方に対応して判定する判定信号
を“１”とする。両方の判定信号を“１”とすること
は、決してない。このような機能を有する競合判定回路
２は、２個のナンド素子の相互帰還結合（ナンドラッ
チ）を用いて容易に実現することが出来る。そこで、
今、ｒ１の方がｒ２より早く０→１変化を生じたものと
しよう。この時、Ｇ２＝（1.0）となる。その結果、Ｇ
３＝（0.1）となり、それによってＧ４＝（1.1.1）にな
ると共にＲ＝１になる。すなわち、要求出力Ｒが活性化
する。これによってＣＰＵ１，ＣＰＵ２の一方または両
方からＲＡＭの使用要求が発生したことがＲＡＭへ伝え
られる。
その後、ＲＡＭは要求出力Ｒの活性化を認知したことを
知らせるために、応答入力Ａを活性化させる。すなわ
ち、Ａ＝１となる。その結果、すでにＧ３＝（0.1）で
あったので、Ｇ４＝（0.1.1）となり、従って（ａ１．
ａ２）＝（1.0）となる。すなわち、承認出力ａ１が活
性化される。これによって、ＣＰＵ１に対して、その要
求が承認されたことが伝えられる。Ｇ４＝（0.1.1）
は、三状態記憶回路が第２の状態にあることを表わして
おり、この第２の状態は、ＣＰＵ１に対して承認出力ａ
１を送出するための状態である。
知らせるために、応答入力Ａを活性化させる。すなわ
ち、Ａ＝１となる。その結果、すでにＧ３＝（0.1）で
あったので、Ｇ４＝（0.1.1）となり、従って（ａ１．
ａ２）＝（1.0）となる。すなわち、承認出力ａ１が活
性化される。これによって、ＣＰＵ１に対して、その要
求が承認されたことが伝えられる。Ｇ４＝（0.1.1）
は、三状態記憶回路が第２の状態にあることを表わして
おり、この第２の状態は、ＣＰＵ１に対して承認出力ａ
１を送出するための状態である。
その後、ＣＰＵ１の仕事が終わりＲＡＭを使用する必要
がなくなると、ＣＰＵ１は競合入力ｒ１を非活性化させ
る。この時、ＣＰＵ２は以前から競合入力ｒ２を活性化
したまま待ち状態にあったので、（ｒ１．ｒ２）＝（0.
1）となる。その結果、Ｇ２＝（0.1）となる。この時点
ではまだＧ４＝（0.1.1）であるから、Ｇ３＝（1.1）と
なり、その結果Ｒ＝０となる。すなわちＲＡＭに対し
て、ＣＰＵ１が要求を引っ込めたことが伝えられる。
がなくなると、ＣＰＵ１は競合入力ｒ１を非活性化させ
る。この時、ＣＰＵ２は以前から競合入力ｒ２を活性化
したまま待ち状態にあったので、（ｒ１．ｒ２）＝（0.
1）となる。その結果、Ｇ２＝（0.1）となる。この時点
ではまだＧ４＝（0.1.1）であるから、Ｇ３＝（1.1）と
なり、その結果Ｒ＝０となる。すなわちＲＡＭに対し
て、ＣＰＵ１が要求を引っ込めたことが伝えられる。
その後、ＲＡＭは要求出力Ｒが非活性化されたことを承
認したということを伝えるため応答入力Ａを非活性化す
る。すなわち、Ａ＝０にすると、Ｇ４＝（1.0.1）とな
り、それによって（ａ１．ａ２）＝（0.0）となる。つ
まり、三状態記憶回路は再び第１の状態へ戻ったわけで
あるが、Ｇ４＝（1.0.1）になるやいなや、すでにＧ２
＝（0.1）であったので、Ｇ３＝（1.0）となる。その結
果、Ｇ４＝（1.1.1）になると共にＲ＝１となる。すな
わち、今度は要求出力Ｒが活性化されることによってＣ
ＰＵ２が使用要求を出していることがＲＡＭに伝えられ
る。
認したということを伝えるため応答入力Ａを非活性化す
る。すなわち、Ａ＝０にすると、Ｇ４＝（1.0.1）とな
り、それによって（ａ１．ａ２）＝（0.0）となる。つ
まり、三状態記憶回路は再び第１の状態へ戻ったわけで
あるが、Ｇ４＝（1.0.1）になるやいなや、すでにＧ２
＝（0.1）であったので、Ｇ３＝（1.0）となる。その結
果、Ｇ４＝（1.1.1）になると共にＲ＝１となる。すな
わち、今度は要求出力Ｒが活性化されることによってＣ
ＰＵ２が使用要求を出していることがＲＡＭに伝えられ
る。
その後の動作シーケンスは、ＣＰＵ１が使用要求を承認
されたのと全く同じである。すなわち、Ａ＝１になる
と、Ｇ４＝（1.1.0）となり、三状態記憶回路は第３の
状態に遷移し、承認出力ａ２を活性化される。この第３
の状態はＣＰＵ２に対して、承認出力ａ２を送出するた
めの状態である。
されたのと全く同じである。すなわち、Ａ＝１になる
と、Ｇ４＝（1.1.0）となり、三状態記憶回路は第３の
状態に遷移し、承認出力ａ２を活性化される。この第３
の状態はＣＰＵ２に対して、承認出力ａ２を送出するた
めの状態である。
第４図はこのような信号調停器の入出力信号の変化の時
間的な関係を示すタイミングチャートである。第４図に
は、競合入力ｒ１，ｒ２がほとんど同時に、しかしなが
らわずかにｒ１の方が早く０→１変化を生じた場合の各
入出力信号の変化の様子を示している。
間的な関係を示すタイミングチャートである。第４図に
は、競合入力ｒ１，ｒ２がほとんど同時に、しかしなが
らわずかにｒ１の方が早く０→１変化を生じた場合の各
入出力信号の変化の様子を示している。
従来の信号調停器は以上のように構成されているので、
複数のＣＰＵに使用するとＲＡＭの使用アドレスを明確
に分けている場合は問題がないが、同一アドレスにてＲ
ＡＭチェックを行う場合、例えばＣＰＵからＲＡＭのあ
る番地（アドレス）に、あるデータを書き込み、それを
読み出して、書き込んだデータと読み出したデータが同
一のデータであれば、その番地のＲＡＭが正しいとする
ようなＲＡＭチェック方式の場合、あるデータをライト
し、その後リードするまでに、別のＣＰＵがその同一ア
ドレスにライトをした時、そのアドレスのデータが別の
ＣＰＵにより書き換るため不一致となり、ＲＡＭチェッ
クの結果が不良となり、正しいＲＡＭ監視が出来ないと
いう問題点があった。
複数のＣＰＵに使用するとＲＡＭの使用アドレスを明確
に分けている場合は問題がないが、同一アドレスにてＲ
ＡＭチェックを行う場合、例えばＣＰＵからＲＡＭのあ
る番地（アドレス）に、あるデータを書き込み、それを
読み出して、書き込んだデータと読み出したデータが同
一のデータであれば、その番地のＲＡＭが正しいとする
ようなＲＡＭチェック方式の場合、あるデータをライト
し、その後リードするまでに、別のＣＰＵがその同一ア
ドレスにライトをした時、そのアドレスのデータが別の
ＣＰＵにより書き換るため不一致となり、ＲＡＭチェッ
クの結果が不良となり、正しいＲＡＭ監視が出来ないと
いう問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ＲＡＭの監視ができるとともに、通常の調
停もできる信号調停器を得ることを目的とする。
れたもので、ＲＡＭの監視ができるとともに、通常の調
停もできる信号調停器を得ることを目的とする。
この発明に係る信号調停器は、複数のＣＰＵより同時に
チップセレクト信号が入力された時、その中の１つにＲ
ＡＭのアクセスを許可するアクセス信号を送出する機能
と、他のＣＰＵにウェイト信号を送出する機能を有する
調停回路と、ＲＡＭの正常性を確認するためのチェック
信号が入力された時、前記調停回路のウェイト信号の送
出機能のみが働くように作用するチェック回路を備えた
ものである。
チップセレクト信号が入力された時、その中の１つにＲ
ＡＭのアクセスを許可するアクセス信号を送出する機能
と、他のＣＰＵにウェイト信号を送出する機能を有する
調停回路と、ＲＡＭの正常性を確認するためのチェック
信号が入力された時、前記調停回路のウェイト信号の送
出機能のみが働くように作用するチェック回路を備えた
ものである。
この発明におけるチェック回路は、チェック信号が入力
されると、調停回路が備えているアクセス信号送出機能
とウェイト信号送出機能の内、ウェイト信号送出機能の
みが働くようにすることにより、優先権を発生させてＲ
ＡＭの正常性の確認を可能にする。
されると、調停回路が備えているアクセス信号送出機能
とウェイト信号送出機能の内、ウェイト信号送出機能の
みが働くようにすることにより、優先権を発生させてＲ
ＡＭの正常性の確認を可能にする。
以下、この発明の２つのＣＰＵについての一実施例を図
について説明する。第１図において、１０１，２０１は
共通のＲＡＭへのアクセスを要求するチップセレクト信
号ｒ１，ｒ２の入力線である。チップセレクト信号ｒ１
の入力線１０１はアンド素子２９，ノア素子１７の入力
線に接続されている。アンド素子２９の出力線１０１′
はノット素子１１，オア素子１９の入力線に接続されて
いる。ノット素子１１の出力線１０２はナンド素子１２
の入力線に接続されている。ナンド素子１６の出力線３
０１はナンド素子１２の入力線およびフリップフロップ
１５の入力線３Ｄに接続されている。ナンド素子１２の
出力線１０３は、フリップフロップ１３のデータＩＤ線
に接続されている。フリップフロップ１３の出力１Ｑ
は、ナンド素子１６の入力線，ノア素子１７，オア素子
２０の入力線に接続されている。チップセレクト信号ｒ
２の入力線２０１は、アンド素子３０，ノア素子１８の
入力線に接続されている。アンド素子３０の出力線２０
１′は、フリップフロップ１４のデータ線２Ｄとオア素
子２０の入力線に接続されている。フリップフロップ１
４の出力線２は、ナンド素子１６の入力線２１１に接
続されている。フリップフロップ１５の出力線３Ｑは、
ノア素子１８，オア素子１９の入力線に接続されてい
る。ノア素子１７の出力線１２１は、ノット素子２１，
ナンド素子２７の入力線に接続されている。ノア素子１
８の出力線５０１は、ノット素子２５，ナンド素子２３
の入力線に接続されている。オア素子２０の出力線７０
１は、フリップフロップ２２のリセット端子１▲▼
に接続されている。オア素子１９の出力線７０２は、フ
リップフロップ２６のリセット端子２▲▼に接続さ
れている。ノット素子２１の出力線は、ＣＰＵ１側のア
クセス信号ａ１となり“０”で共通のＲＡＭのアクセス
可能を表わしている。フリップフロップ２２の出力線１
Ｑは“１”でＣＰＵ２側へのウェイト信号ｗ２となり、
同時にその信号はナンド素子２３の入力線に接続されて
いる。ナンド素子２３の出力線は、フリップフロップで
構成されたカウンタ２４の入力線ＩＤに接続されてい
る。カウンタ２４の出力線６０１は、フリップフロップ
２２のセット端子１▲▼に接続されている。ノット
素子２５の出力線は、ＣＰＵ２側のアクセス信号ａ２と
なり、“０”で共通のＲＡＭのアクセス可能を表わして
いる。フリップフロップ２６の出力線２Ｑは“１”でＣ
ＰＵ１側へのウェイト信号ｗ１となり、同時にその信号
は、ナンド素子２７の入力線に接続されている。ナンド
素子２７の出力線は、フリップフロップで構成されたカ
ウンタ２８の入力線ＩＤに接続されている。カウンタ２
８の出力線６０２は、フリップフロップ２６のセット端
子２▲▼に接続されている。クロック出力線ＣＬＫ
は、フリップフロップ１３，１４，１５，２４，２８の
トリガ端子に接続されている。以上によって調停回路７
が構成されている。
について説明する。第１図において、１０１，２０１は
共通のＲＡＭへのアクセスを要求するチップセレクト信
号ｒ１，ｒ２の入力線である。チップセレクト信号ｒ１
の入力線１０１はアンド素子２９，ノア素子１７の入力
線に接続されている。アンド素子２９の出力線１０１′
はノット素子１１，オア素子１９の入力線に接続されて
いる。ノット素子１１の出力線１０２はナンド素子１２
の入力線に接続されている。ナンド素子１６の出力線３
０１はナンド素子１２の入力線およびフリップフロップ
１５の入力線３Ｄに接続されている。ナンド素子１２の
出力線１０３は、フリップフロップ１３のデータＩＤ線
に接続されている。フリップフロップ１３の出力１Ｑ
は、ナンド素子１６の入力線，ノア素子１７，オア素子
２０の入力線に接続されている。チップセレクト信号ｒ
２の入力線２０１は、アンド素子３０，ノア素子１８の
入力線に接続されている。アンド素子３０の出力線２０
１′は、フリップフロップ１４のデータ線２Ｄとオア素
子２０の入力線に接続されている。フリップフロップ１
４の出力線２は、ナンド素子１６の入力線２１１に接
続されている。フリップフロップ１５の出力線３Ｑは、
ノア素子１８，オア素子１９の入力線に接続されてい
る。ノア素子１７の出力線１２１は、ノット素子２１，
ナンド素子２７の入力線に接続されている。ノア素子１
８の出力線５０１は、ノット素子２５，ナンド素子２３
の入力線に接続されている。オア素子２０の出力線７０
１は、フリップフロップ２２のリセット端子１▲▼
に接続されている。オア素子１９の出力線７０２は、フ
リップフロップ２６のリセット端子２▲▼に接続さ
れている。ノット素子２１の出力線は、ＣＰＵ１側のア
クセス信号ａ１となり“０”で共通のＲＡＭのアクセス
可能を表わしている。フリップフロップ２２の出力線１
Ｑは“１”でＣＰＵ２側へのウェイト信号ｗ２となり、
同時にその信号はナンド素子２３の入力線に接続されて
いる。ナンド素子２３の出力線は、フリップフロップで
構成されたカウンタ２４の入力線ＩＤに接続されてい
る。カウンタ２４の出力線６０１は、フリップフロップ
２２のセット端子１▲▼に接続されている。ノット
素子２５の出力線は、ＣＰＵ２側のアクセス信号ａ２と
なり、“０”で共通のＲＡＭのアクセス可能を表わして
いる。フリップフロップ２６の出力線２Ｑは“１”でＣ
ＰＵ１側へのウェイト信号ｗ１となり、同時にその信号
は、ナンド素子２７の入力線に接続されている。ナンド
素子２７の出力線は、フリップフロップで構成されたカ
ウンタ２８の入力線ＩＤに接続されている。カウンタ２
８の出力線６０２は、フリップフロップ２６のセット端
子２▲▼に接続されている。クロック出力線ＣＬＫ
は、フリップフロップ１３，１４，１５，２４，２８の
トリガ端子に接続されている。以上によって調停回路７
が構成されている。
８０１，８０２は共通のＲＡＭの正常性を確認する際の
チェック信号の入力線である。チェック信号ｒ３の入力
線８０１は、フリップフロップ３１のセット端子に接
続されている。フリップフロップ３１の出力端子は、
アンド素子３３の入力線と調停回路７のアンド素子２９
の入力線に接続されている。チェック信号ｒ４の入力線
８０２は、フリップフロップ３２のセット端子に接続
されている。フリップフロップ３２の出力端子は、ア
ンド素子３３の入力線と調停回路７のアンド素子３０の
入力線に接続されている。アンド素子３３の出力線８０
５は、カウンタ３４のクリア端子▲▼に接続されて
いる。カウンタ３４の出力端子は、ノット素子３５の
入力線８０６に接続され、ノット素子３５の出力線８７
はフリップフロップ３１，３２のリセット端子に接続
されている。カウンタ３４のトリガ端子にもクロック信
号ＣＬＫが接続されている。以上によってチェック回路
８が構成されている。
チェック信号の入力線である。チェック信号ｒ３の入力
線８０１は、フリップフロップ３１のセット端子に接
続されている。フリップフロップ３１の出力端子は、
アンド素子３３の入力線と調停回路７のアンド素子２９
の入力線に接続されている。チェック信号ｒ４の入力線
８０２は、フリップフロップ３２のセット端子に接続
されている。フリップフロップ３２の出力端子は、ア
ンド素子３３の入力線と調停回路７のアンド素子３０の
入力線に接続されている。アンド素子３３の出力線８０
５は、カウンタ３４のクリア端子▲▼に接続されて
いる。カウンタ３４の出力端子は、ノット素子３５の
入力線８０６に接続され、ノット素子３５の出力線８７
はフリップフロップ３１，３２のリセット端子に接続
されている。カウンタ３４のトリガ端子にもクロック信
号ＣＬＫが接続されている。以上によってチェック回路
８が構成されている。
次に動作について説明する。ここで、説明の便宜上、各
入出力線の信号値をいくつかの組に分け、その組で定め
られる２値のベクトルを次のような記号で表わすことに
する。
入出力線の信号値をいくつかの組に分け、その組で定め
られる２値のベクトルを次のような記号で表わすことに
する。
Ｇ１＝（101.102.301），Ｇ２＝（803,102,301） Ｇ３＝（111.201.211），Ｇ４＝（111,804,211） Ｇ５＝（101.111），Ｇ６＝（201,401） Ｇ７＝（111.201.201′），Ｇ８＝（111.802.201′） Ｇ９＝（101.101′.401′），Ｇ１０＝（801.101′.40
1） Ｇ１〜Ｇ１０の意味を示すと、次のような機能となる。
1） Ｇ１〜Ｇ１０の意味を示すと、次のような機能となる。
Ｇ１＝（0.1.1）の時、ＣＰＵ１がチップセレクト信号
ｒ１にて共通のＲＡＭをアクセスする。
ｒ１にて共通のＲＡＭをアクセスする。
Ｇ２＝（0.1.1）の時、ＣＰＵ１がチェック信号ｒ３に
て共通のＲＡＭアクセス優先権を確保する。
て共通のＲＡＭアクセス優先権を確保する。
Ｇ３＝（1.0.1）の時、ＣＰＵ２がチップセレクト信号
ｒ２にて共通のＲＡＭをアクセスする。
ｒ２にて共通のＲＡＭをアクセスする。
Ｇ４＝（1.0.1）の時、ＣＰＵ２がチェック信号ｒ４に
て共通のＲＡＭアクセス優先権を確保する。
て共通のＲＡＭアクセス優先権を確保する。
Ｇ５＝（0.0）の時、ＣＰＵ１へアクセス信号ａ１を出
力する。
力する。
Ｇ６＝（0.0）の時、ＣＰＵ２へアクセス信号ａ１を出
力する。
力する。
Ｇ７＝（0.0.0）の時、ＣＰＵ１が共通のＲＡＭをアク
セス中にＣＰＵ２がチップセレクト信号ｒ２にてアクセ
ス開始したため、ＣＰＵ２にＣＰＵ１の実行完了するま
で待たせるウェイト信号ｗ２を出力する。
セス中にＣＰＵ２がチップセレクト信号ｒ２にてアクセ
ス開始したため、ＣＰＵ２にＣＰＵ１の実行完了するま
で待たせるウェイト信号ｗ２を出力する。
Ｇ８＝（0.0.0）の時、ＣＰＵ１が共通のＲＡＭをアク
セス中に、ＣＰＵ２が、チェック信号ｒ４にてアクセス
開始したため、ＣＰＵ２にＣＰＵ１の実行完了まで待た
せるウェイト信号ｗ２を出力する。
セス中に、ＣＰＵ２が、チェック信号ｒ４にてアクセス
開始したため、ＣＰＵ２にＣＰＵ１の実行完了まで待た
せるウェイト信号ｗ２を出力する。
Ｇ９＝（0.0.0）の時、ＣＰＵ２が共通のＲＡＭをアク
セス中にＣＰＵ１がチップセレクト信号ｒ１にてアクセ
ス開始したため、ＣＰＵ１にＣＰＵ２の実行完了するま
で待たせるウェイト信号ｗ１を出力する。
セス中にＣＰＵ１がチップセレクト信号ｒ１にてアクセ
ス開始したため、ＣＰＵ１にＣＰＵ２の実行完了するま
で待たせるウェイト信号ｗ１を出力する。
Ｇ１０＝（0.0.0）の時、ＣＰＵ２が共通のＲＡＭをア
クセス中に、ＣＰＵ１がチェック信号ｒ３にてアクセス
開始したため、ＣＰＵ１にＣＰＵ２の実行完了するまで
待たせるウェイト信号ｗ１を出力する。
クセス中に、ＣＰＵ１がチェック信号ｒ３にてアクセス
開始したため、ＣＰＵ１にＣＰＵ２の実行完了するまで
待たせるウェイト信号ｗ１を出力する。
次に詳細な動作について説明する。
(1)ＣＰＵ１のチップセレクト信号ｒ１のみ入力された
時のＧ１〜Ｇ１０のデータを下表に示す。
時のＧ１〜Ｇ１０のデータを下表に示す。
この表中のトリガ回数とは、発振器より発生するクロッ
ク信号ＣＬＫ（例えば１０MHz，２０MHz）でフリップフ
ロップが有効となるＣＬＫ、すなわち本発明において
は、全てＣＬＫの立ち上がりを有効とし、その有効なト
リガをこの表ではトリガ回数と呼んでいる。
ク信号ＣＬＫ（例えば１０MHz，２０MHz）でフリップフ
ロップが有効となるＣＬＫ、すなわち本発明において
は、全てＣＬＫの立ち上がりを有効とし、その有効なト
リガをこの表ではトリガ回数と呼んでいる。
トリガ回数０においては、Ｇ１のみ意味をもち、ＣＰＵ
１がチップセレクト信号ｒ１を出力したことを表わす。
１がチップセレクト信号ｒ１を出力したことを表わす。
トリガ回数１においては、ＣＰＵ１にとってＧ１とＧ５
が意味をもち、調停回路７がＣＰＵ１に対してアクセス
信号ａ１を出力したことを表わす。
が意味をもち、調停回路７がＣＰＵ１に対してアクセス
信号ａ１を出力したことを表わす。
トリガ回数２においては、Ｇ１のデータよりアクセスａ
１が復帰し、すなわちＣＰＵ１がトリガ回数１と２の間
の実行完了したことにより、トリガ回数２でＧ５のデー
タより、アクセス信号ａ１が復帰したことを表わす。
１が復帰し、すなわちＣＰＵ１がトリガ回数１と２の間
の実行完了したことにより、トリガ回数２でＧ５のデー
タより、アクセス信号ａ１が復帰したことを表わす。
ここで、ＣＰＵ２のチップセレクト信号ｒ２２０１のみ
入力時のＧ１〜Ｇ１０のデータについては、同様の手順
で回路を追っていくことにより容易に分かるので説明は
省略する。
入力時のＧ１〜Ｇ１０のデータについては、同様の手順
で回路を追っていくことにより容易に分かるので説明は
省略する。
(2)ＣＰＵ１とＣＰＵ２のチップセレクト信号ｒ１，ｒ
２の両方が同時に入力された時のＧ１〜Ｇ１０のデータ
を下表に示す。
２の両方が同時に入力された時のＧ１〜Ｇ１０のデータ
を下表に示す。
トリガ回数０においては、Ｇ１のみ意味をもち、ＣＰＵ
１がチップセレクト信号ｒ１を出力したことを表わす。
１がチップセレクト信号ｒ１を出力したことを表わす。
トリガ回数１においては、Ｇ１，Ｇ５，Ｇ７が意味をも
ち、調停回路７がＣＰＵ１に対してアクセス信号ａ１を
出力し、かつＣＰＵ１が共通のＲＡＭをアクセス中にＣ
ＰＵ２がアクセス開始したため、ＣＰＵ２に対してウェ
イト信号ｗ２を出力したこと表わす。
ち、調停回路７がＣＰＵ１に対してアクセス信号ａ１を
出力し、かつＣＰＵ１が共通のＲＡＭをアクセス中にＣ
ＰＵ２がアクセス開始したため、ＣＰＵ２に対してウェ
イト信号ｗ２を出力したこと表わす。
トリガ回数２においては、Ｇ１のデータよりＣＰＵ１の
チップセレクト信号ｒ１が復帰し、すなわちＣＰＵ１が
トリガ回数１と２の間で、実行完了したことにより、Ｇ
５のデータよりアクセス信号ａ１が復帰したことを表わ
し、Ｇ３のデータよりＣＰＵ２へウェイトが解除された
ことを表わしている。
チップセレクト信号ｒ１が復帰し、すなわちＣＰＵ１が
トリガ回数１と２の間で、実行完了したことにより、Ｇ
５のデータよりアクセス信号ａ１が復帰したことを表わ
し、Ｇ３のデータよりＣＰＵ２へウェイトが解除された
ことを表わしている。
トリガ回数３においては、Ｇ３，Ｇ６が意味をもち、調
停回路７がＣＰＵ２に対してアクセス信号ａ２を出力し
たことを表わしている。
停回路７がＣＰＵ２に対してアクセス信号ａ２を出力し
たことを表わしている。
トリガ回数４においては、ＣＰＵ２の実行完了を表わし
ている。
ている。
トリガ回数５においては、この信号調停器の初期状態を
表わしている。
表わしている。
(3)ＣＰＵ１がチェック信号ｒ３のみを入力した時のＧ
１〜Ｇ１０のデータを下表に示す。
１〜Ｇ１０のデータを下表に示す。
トリガ回数０においては、Ｇ２のみ意味をもち、ＣＰＵ
１がチェック信号ｒ３にてＲＡＭのアクセス優先権を確
保したことを表わしている。
１がチェック信号ｒ３にてＲＡＭのアクセス優先権を確
保したことを表わしている。
トリガ回数１においては、トリガ回数０の状態が継続し
ていることを表わしている。
ていることを表わしている。
トリガ回数２においては、チェック信号ｒ３がカウンタ
３４でカウントアップしたことによりリセットされ、そ
の後アクセス優先権を消失したことを表わしている。
３４でカウントアップしたことによりリセットされ、そ
の後アクセス優先権を消失したことを表わしている。
ＣＰＵ１とＣＰＵ２がチェック信号ｒ３，ｒ４を同時に
入力した時は、(2)項，(3)項により詳細に説明したので
省略する。ここで、フリップフロップ２４と２８は、Ｃ
ＰＵ１，ＣＰＵ２が同時に共通ＲＡＭのアクセス防止の
ため設けている時間遅延タイマーである。
入力した時は、(2)項，(3)項により詳細に説明したので
省略する。ここで、フリップフロップ２４と２８は、Ｃ
ＰＵ１，ＣＰＵ２が同時に共通ＲＡＭのアクセス防止の
ため設けている時間遅延タイマーである。
また、この信号調停器は、信号のない場合は不必要にウ
ェイトをかけないようにしている。
ェイトをかけないようにしている。
第２図はこのような信号調停器の入出力信号の変化の時
間関係を示すタイミングチャートである。第２図はチッ
プセレクト信号ｒ１，ｒ２あるいはチェック信号ｒ３，
ｒ４が同時に入力された場合の各入出力信号の変化の様
子を示している。
間関係を示すタイミングチャートである。第２図はチッ
プセレクト信号ｒ１，ｒ２あるいはチェック信号ｒ３，
ｒ４が同時に入力された場合の各入出力信号の変化の様
子を示している。
なお、上記実施例では、クロック信号ＣＬＫは発振器よ
り出力された信号であったが、その他の要求信号であっ
てもよい。また、フリップフロップに関してもＪ−Ｋフ
リップフロップ等の他のフリップフロップにて回路構成
してもよく、さらにカウンタは他の種類のタイマーであ
ってもよく、上記実施例と同様の効果を奏する。
り出力された信号であったが、その他の要求信号であっ
てもよい。また、フリップフロップに関してもＪ−Ｋフ
リップフロップ等の他のフリップフロップにて回路構成
してもよく、さらにカウンタは他の種類のタイマーであ
ってもよく、上記実施例と同様の効果を奏する。
以上のように、この発明によれば、チェック回路を設け
て、チェック信号入力時に調停回路のアクセス信号送出
機能を停止させ、ウェイト信号送出機能のみを働かせる
ように構成したので、どのような競合入力でのＲＡＭチ
ェックも可能となり、本回路をＣＰＵ等他の周辺回路と
を含めて、ゲートアレイ化することで、より安価に、ま
た精度の高いものが得られ、さらにクロックを早くする
ことで高速化も容易となるなどの効果がある。
て、チェック信号入力時に調停回路のアクセス信号送出
機能を停止させ、ウェイト信号送出機能のみを働かせる
ように構成したので、どのような競合入力でのＲＡＭチ
ェックも可能となり、本回路をＣＰＵ等他の周辺回路と
を含めて、ゲートアレイ化することで、より安価に、ま
た精度の高いものが得られ、さらにクロックを早くする
ことで高速化も容易となるなどの効果がある。
第１図はこの発明の一実施例による信号調停器を示す回
路図、第２図はその動作を示すタイミングチャート、第
３図は従来の信号調停器を示す回路図、第４図はその動
作を示すタイミングチャートである。 ７は調停回路、８はチェック回路、ｒ１，ｒ２はチップ
セレクト信号、ｒ３，ｒ４はチェック信号、ａ１，ａ２
はアクセス信号、ｗ１，ｗ２はウェイト信号。 なお、図中、同一符号は同一、又は相当部分を示す。
路図、第２図はその動作を示すタイミングチャート、第
３図は従来の信号調停器を示す回路図、第４図はその動
作を示すタイミングチャートである。 ７は調停回路、８はチェック回路、ｒ１，ｒ２はチップ
セレクト信号、ｒ３，ｒ４はチェック信号、ａ１，ａ２
はアクセス信号、ｗ１，ｗ２はウェイト信号。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】互いに独立した複数のプロセッサ中の１つ
より、共通のランダムアクセスリードライトメモリへの
アクセスを要求するチップセレクト信号が出力された
時、前記ランダムアクセスリードライトメモリにアクセ
ス可能な全ての前記プロセッサに対してウェイト信号を
送出せずに、前記チップセレクト信号を出力したプロセ
ッサへ前記ランダムアクセスリードライトメモリへのア
クセスを許可するアクセス信号を送出し、複数の前記プ
ロセッサより同時に前記チップセレクト信号が出力され
た時、あらかじめ設定された優先順位に従って、優先順
位の遅い前記プロセッサには前記ウェイト信号を送出し
て当該プロセッサをそのままの状態に維持させるととも
に、優先順位の早い前記プロセッサには前記アクセス信
号を送出し、前記優先順位の早いプロセッサからの前記
チップセレクト信号が消滅すると、ある一定時間経過後
に前記ウェイト信号を解除して前記優先順位の遅いプロ
セッサに前記アクセス信号を送出する調停回路と、前記
複数のプロセッサより前記ランダムアクセスリードライ
トメモリの正常性を確認するチェック信号が出力された
時、前記調停回路による前記アクセス信号の送出動作を
禁止し、前記ウェイト信号の送出のみを可能とするチェ
ック回路とを備えた信号調停器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9074989A JPH0658661B2 (ja) | 1989-04-12 | 1989-04-12 | 信号調停器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9074989A JPH0658661B2 (ja) | 1989-04-12 | 1989-04-12 | 信号調停器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02291046A JPH02291046A (ja) | 1990-11-30 |
| JPH0658661B2 true JPH0658661B2 (ja) | 1994-08-03 |
Family
ID=14007248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9074989A Expired - Lifetime JPH0658661B2 (ja) | 1989-04-12 | 1989-04-12 | 信号調停器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658661B2 (ja) |
-
1989
- 1989-04-12 JP JP9074989A patent/JPH0658661B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02291046A (ja) | 1990-11-30 |
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