JPS6194150A - 割込処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕゛′ 本発明は、割込処理装置における多重割込制御回路に係
わる。

〔従来の技術〕

一般に〜イク・≧ンビーータは、所定割込要求によって
、プログラムメモリの特定アドレスξζ分、　岐し、所
望の割込処理を美行できるような割込機能を有している
。近年このようなマイクロコンビエータによる各種装置
への応用は、めざましく拡大してｉ、これに伴ない、よ
りＫＦＩで複雑な制御を行なうために、各割込要求に対
して割込の優先順位を与えて多重割込を可能としている
。

第２図は、従来例における多重割込制御回路の要部であ
シ１割込要求信号線１ａ〜１ｄは、アンド回路２ａ〜２
ｄにそれぞれ入力されておシ、又、アンド回路２ａ〜２
ｄは、インバータ回路３の出力が、共通に入力されてい
ると共に、ナンド回路４ａ〜４ｄの出力が、それぞれ入
力されている。

ナンド回路４ａ〜４ｄは、インバータ回路５ａ〜５ｄの
出力がそれぞれ入力されていると共に、アンド回路６の
出力が共通に入力されている。アンド回路２８〜２ｄの
出力は１割込処理への移行すなわち、割込処理アドレス
の発生及び復帰後実行すべきプログラムメモリアドレス
の退避等の制御を行なう割込処理移行制御回路７に入力
されておシ、アンド回路２ａ〜２ｄの出力がハイレベル
の時、割込処理への啓行制却が実行される。又、割込処
理移行時、割込処理受は付けを示す割込確認信号８（ハ
イレベルパルス）が、割込処理移行制御回路７から出力
される。アンド回路２ａ〜２ｄの出力は、その他にアン
ド回路９３〜９ｄにそれぞれ入力されており、又アンド
回路９ａ〜９ｄには、割込処理実行の優先順位を高める
指定を行なう、優先順位指定レジスタ１０ａ〜１０ｄ　
　の出力が、それぞれ入力されている。優先順位指定レ
ジスタ１０ａ＝１０ｄ　　の出力が、ハイレベルの時、
所定割込要求信号の優先順位が高められ、多重割込処理
が可能となる。これらレジスタ１０ａ〜１０ｄ　　は、
マイクロコンピュータ等の所定命令又は、外部からの入
力１ａ号によシ、任意に設定できる。アンド回路９ａ〜
９ｄのすべての出、力は、オア回路１１に入力され、オ
ア回路１１の出力は、インバータ回路１２及びトランス
ファゲート１３，１４のゲートｌζ入力されている。イ
ンバータ回Ｍ１２の出力は、トランスファゲート１５．
１６のゲートに人力されており、トランスファゲート１
３．１６のソース側は、グランドレベル（ロウレベル）
に、又、トランス７アゲート１４．１５のソースＩＡＩ
Ｉ　ｒま、゛電源レベル（ハイレベル）に接続されてい
る。又、トランス７アゲー）１３，１５及び１４°、１
６のドレイン側は、それぞれ共通に接続されており、七
れぞれ状態レジスタ１７ａｅ１７ｂ　　に入力されてい
る。

状態レジスタ１７ａ、１７ｂ　は１割込処理の状態、す
なわち１割込処理上行なりていない状態、ｗ、１次の割
込処理中、又は、第２次の多重割込処理中を示すレジス
タである。状態レジスタ１７ａ、１７ｂは、割込Ｎ認信
号８が、アクティブ（ハイレベル）の時、トランスファ
ゲート１３〜１６　及びオア回路１１の出力及びインバ
ータ回路１２の出力により選択された所定値をラッチす
る。状態レジスタ１７ａの出力は、アンド回路６に入力
されておシ。

状態レジスタ１７ｂの出力は、インバータ回路３に入力
され、インバータ回路３の出力は、アンド回路６の他方
の入力となっている。

次に、第２図の動作を説明する。はじめに、状態レジス
タ１７ａ、１７ｉ）　　は、共にロウレベルにイニシャ
ライズされておシ、又、優先順位指定レジスタ１０ａ　
　には、ハイレベル１０ｂ〜１０ｄには、ロウレベルが
それぞれ記憶されていると仮定する。

まず、割込要求信号１ｃがハイレベルとなった場合１す
′ド回路４ａ′４ｄ　　の出力がハイレベル、インバー
タ回路３の出力がハイレベルであるからアンド回路２ｃ
の出力がハイレベルとなる。したがって１割込処理移行
制御回路７悴、割込要求信号１ｃによる割込処理に移行
するために、復帰プログラムメモリアドレスの退避、あ
るいは、状態レジスタの内容の退避、および、割込処理
プログラム実行のための、プログラムメモリアドレスの
発生等の制御を行ない、又、割込確認信号８としてハイ
レベルパルスを出力する。この時、アンド回路９ａ〜９
ｄ　はすべてロウレベルであるから。

オア回路１１の出力もロウレベルであシ、インバータ回
路１２の出力がハイレベルとなる。したがって、状態レ
ジスタ１７ａ、１７ｂ　　には、トランス７アゲー）１
５．１６を介して、それぞれハイレベル、ロウレベルが
入力され、割込確認信号８のハイレベルパルスにより、
状態レジスタ１７ａ、１７ｂには、諮れそれハイレベル
、ロウレベルが記憶され第１欠の割込処理中であること
が示される。陶。

割込要求信号！ｌｃのハイレベルによシ所定の割込処理
が実行された場合一般にその割込要求信号は、リセット
され、ロウレベルになる。

次に１割込要求信号１ｄがハイレベルになった場合、ア
ンド回路６の出力が、ハイレベルとなっておシ、又、イ
ンバータ回路５ａの出力はロウレベル、インバータ回路
５ｂ〜５ｄの出力は、ハイレベルとなるので、ナンド回
路４ａの出力がハイレベル、ナンド回路４ａ〜４ｄ　の
出力が、ロウレベルとなり、アンド回路２ｂ〜２ｄの出
力は、強制的にロウレベルとなるため、割込要求信号１
ｃは、受は付けられず、割込処理への移行は行なゎれな
い。

次に、割込要求信号１ａがハイレベルになった場合には
、優先順位指定レジスタ１０ａの出力がハイレベルであ
るから、ナンド回路４ａの出力はハイレベル、インバー
タ回路３の出力もハイレベルでおるので、アンド回路２
ａの出力がハイレベルとなシ、第２次の多重割込処理へ
の移行が行なわれる。この時、アンド回路２ａの出力及
び、優先順位指定レジスタ１０ａの出力がハイレベルで
あるのでオア回路１１の出力はハイレベルとな夛状態レ
ジスタ１７ａ　、　１７ｂ　　には、トランスファゲー
ト１３．１４を介してそれぞれロウレベル、ハイレベル
が、入力されてお９、割込処理移行時の割込確認信号８
のハイレベルパルスによシ、状態レジスタ１７ａ、１７
ｂは、それぞれ、ロウレベル、ハイレベルを記憶し第２
次の多重割込処理中であることを示す。したがって、イ
ンバータ回路３の出力は、ロウレベルになシ、アンド回
ｕ２ａ〜２ｄの出力は１強制的にロウレベルとなシ以後
、割込要求は受は付けられず１割込要求信号１ａによる
割込処理が終了し状態レジスタ１７ａ、１７ｂ　が、ハ
イレベル、ロウレベルに復帰し、又、第１回目の割込要
求信号１ｃによる割込処理が終了して状態レジスタ１７
ａ、１７ｉ）が共に、ロウレベルに復帰した時点で、割
込要求信号による割込処理が。

可能になる。

〔発明が解決しようとする問題点〕

従来のこのような多重割込制御回路において。

状態レジスタ１７ａ、１７ｂに割込処理の状態を表わす
データｔ−設定する場合、どの割込要求信号がアクティ
ブになったか、父、どの割込要求信号に対して、優先順
位が高められているかの情報が必要であ夛、このような
多重割込制御回路７を集積回路にて構成する場合には、
配線が複雑になシ、又、余分な回路が増加する等、コス
トアップにつながる欠点があった。特に、割込要求信号
の数が多くなる場合にはこの欠点が顕著になる。

本発明は、上記欠点に鑑みて発明されたもので本発明の
目的は１割込要求信号数が増加しても回路素子数や配線
の増加の少ない集積回路化に適した安価にできる多重割
込制御回路を提供することにある。

〔問題点を解決するための手段〕

本発明の多重割込制御回路は、少なくとも、複数の割込
要求信号に対して、それぞれ割込優先順位を与える優先
順位指定手段と１割込処理への移行回数を計数するカウ
ンター手段と、カウンター手段の内容及び優先順位指定
手段の指示によシ。

割込処理移行の許可又は保留の制御を行なう割込許可制
御手段と１割込許可制御手段によシ許可された割込要求
信号に基づき所定の割込処理に移行せしめる割込処理移
行手段によシ構成される。

〔実施例〕

次に、図面を参照して、本発明をよシ詳細に説明する。

本発明の一実施例を第１図に示す。同図において第２図
と同一回路には、同一番号が付けておる。

第２図の従来例との主な違いは１割込確認信号８を計数
する２ビツト構成のカウンタ１８ａ、１８ｂを有し、カ
ウンタ１８ａ、１８ｂの出力がそれぞれアンド回路６．
インバータ回路３に入力されていることである。

次に、第２図の動作を具体的に説明する。従来例の説明
の場合と同様カウンタ１８ａｌ１８ｔ）は、共にロウレ
ベルにイニシャライズされてお９、又、優先順位指定レ
ジスタ１０ａ　にはハイレベル、優先順位指定レジスタ
１０ｂ〜１０ｄにはロウレベルが記憶されていると仮定
する。まず、割込要求信号ＩＣがハイレベルとなった場
付アンド回路２Ｃの出力がハイレベルとなり、割込処理
移行制−回路７は、割込要求信号ＩＣがノ・イレベルと
なりたのを検知して、割込処理への移行制御、すなわち
復帰プログラムメモリアドレスの退避、カウンタ１８ａ
、１８ｂの内容の退避、および割込処理プログラム実行
のためのプログラムメモリアドレスの発生等の制御を行
なう。父、これに伴ない１割込確認信号８としてハイレ
ベルパルスが発生され、カウンタ１８ａ、１８ｂは、こ
れを計赦し、それぞれハイレベル、ロウレベルとなす、
シたがって、カウンタ１８ａ、ＩＢｂは、第１次の割込
処理中であることを示すことができる。

次に、割込要求信号１ｄがハイレベルになった場合アン
ド回路６の出力は、ハイレベルになるのでナンド回路４
ｂ〜４ｄの出力は、ロウレベルとなシ、アンド回路２ｂ
〜２ｄ　の出力は、強制的に、ロウレベルとなシ割込要
求信号１ｄは受は付けられない。

次に１割込要求信号１ａがハイレベルになった場合には
、インバータ回路５ａの出力が、ロウレベルであるので
ナンド回路４ａの出力は、ハイレベルとな９．又、イン
バータ回路３の出力もハイレベルであるのでアンド回路
２ａの出力は、ハイレベルとなシ１割込処理移行制御回
路７に入力される。したがって割込処理移行制御回路７
は、第２次の多重割込処理への移行制御すなわち、復帰
プログラムメモリアドレスの退避、カウンタ１８ａ、１
８ｂの内容の退避、および今回の割込処理プログラム実
行のためプログラムメモリアドレスの発生等の制御を行
なう。又、この時、割込確認信号８としてハイレベルパ
ルスが発生されるので、カウンタ１８ａ、１８ｂは、カ
ウントアツプされ、それぞれロウレベル、ハイレベルと
なる。したがって、この時、インバータ回路３の出力が
、ロウレベルとなるので、アンド回路２３〜２ｄの出力
は、すべてロウレベルとなシ、以後、割込要求は受は付
けられない。

以上のように従来例と同様に、多重割込処理が実行でき
る。同、優先順位指定レジスタ１０ａ〜１０ｄのうち、
２つ以上例えば優先順位指定レジスタ１０ａ、１０ｂに
ハイレベルが記憶された場合第１次の割込として割込要
求信号１ａによる割込処理が実行され１次に、割込要求
信号１ｂによる割込要求がおった場合には、割込要求信
号１ａによる割込処理は、中断されて、次の第２次の割
込要求信号１ｂによる割込処理が実行されてしまうが、
割込要求信号１ａによる割込処理を継続したい場合には
、この割込処理のプログラムにおいて。

優先順位指定レジスタ１０ｂ　に一時、ロウレベルを記
憶するか、又は、割込要求信号１ｂが、ハイレベルとな
らないよう、割込要求信号１ｂに対する個別の許可レジ
スタ（図示せず）を禁止状態に設定するなど、ソフトウ
ェアでの対処を行なえばよい。

又、上記説明においては、割込処理移行時に、カウンタ
１８ａ、１８ｂの内容を退避したが、退避せずに割込処
理プログラム終了時に実行される復帰命令によシカウン
タ１８ａ、１８ｂの内容を減算してもよい。

〔発明の効果〕

以上のように、本発明によれば、多重割込を制御する割
込処理装置において、多重割込の許可又は保留を優先順
位指定レジスタ及び、割込処理移行の回数を計数するカ
ウンタにて制御することにより１割込要求信号数が増加
しても、トランジスタ素子数の増加が少なく、又複雑な
配線も不要な集積回路化に適した、コストパフォーマン
スの良い割込処理装置を提供することができ、本発明に
よる効果は非常に犬である。

【図面の簡単な説明】

第１図は本発明の一実施例における割込制御回路のブロ
ック図で６ｊＯ１第２図は従来例における割込制御回路
のブロック図である。 １ａ〜１ｄ・・・・・・割込要求信号、２ａ〜２ｄ・・
・・・・アンド回路、３°°°°°・インバータ回路、
４８％４　ｄ・・・・・・ナンド回路、５ａ〜５ｄ・・
・・・・インバータ回路、６・・・・・・アンド回路、
７・・・・・・割込処理移行制御回路、８・・・・・・
割込確認信号、９ａ〜９ｄ・・・・・・アンド回路、１
０ａ−１０ｄ・・・・・・優先順位指定レジスタ、１１
・・・・・・オア回路、１２・・・・・・インバータ回
路、１３〜１６・・・・・・トランスファゲート、１７
ａ、１７ｂ・・・・・・状態レジスタ、１８ａ、１８ｂ
・・・・・・割込確認信号８を計数する２ビツトのカウ
ンタ。

Claims (1)

【特許請求の範囲】
1. 複数の割込要求信号のいずれかにより、所定割込処理を
   行なう割込処理装置において、前記複数の割込要求信号
   に対して、高い割込優先順位を指定する優先順位指定手
   段と、割込処理への移行回数を計数するカウンター手段
   と、該カウンター手段の内容及び前記優先順位指定手段
   の指定とにより割込処理移行の許可又は保留の制御を行
   なう割込許可制御手段と、該割込許可制御手段により許
   可された割込要求信号に基づき、所定割込処理に移行せ
   しめる割込処理移行手段とを備えたことを特徴とした割
   込処理装置。