JPH0444972B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、割込処理装置における多重割込制御
回路に係わる。

〔従来の技術〕

一般にマイクロコンピユータは、所定割込要求
によつて、プログラムメモリの特定アドレスに分
岐し、所望の割込処理を実行できるような割込機
能を有している。近年このようなマイクロコンピ
ユータによる各種装置への応用は、めざましく拡
大しており、これに伴ない、より高度で複雑な制
御を行なうために、各割込要求に対して割込の優
先順位を与えて多重割込を可能としている。

第２図は、従来例における多重割込制御回路の
要部であり、割込要求信号線１ａ〜１ｄは、アン
ド回路２ａ〜２ｄにそれぞれ入力されており、
又、アンド回路２ａ〜２ｄは、インバータ回路３
の出力が、共通に入力されていると共に、ナンド
回路４ａ〜４ｄの出力が、それぞれ入力されてい
る。ナンド回路４ａ〜４ｄは、インバータ回路５
ａ〜５ｄの出力がそれぞれ入力されていると共
に、アンド回路６の出力が共通に入力されてい
る。アンド回路２ａ〜２ｄの出力は、割込処理へ
の移行すなわち、割込処理アドレスの発生及び復
帰後実行すべきプログラムメモリアドレスの退避
等の制御を行なう割込処理移行制御回路７に入力
されており、アンド回路２ａ〜２ｄの出力がハイ
レベルの時、割込処理への移行制御が実行され
る。又、割込処理移行時、割込処理受け付けを示
す割込確認信号８（ハイレベルパルス）が、割込
処理移行制御回路７から出力される。アンド回路
２ａ〜２ｄの出力は、その他にアンド回路９ａ〜
９ｄにそれぞれ入力されており、又アンド回路９
ａ〜９ｄには、割込処理実行の優先順位を高める
指定を行なう、優先順位指定レジスタ１０ａ〜１
０ｄの出力が、それぞれ入力されている。優先順
位指定レジスタ１０ａ〜１０ｄの出力が、ハイレ
ベルの時、所定割込要求信号の優先順位が高めら
れ、多重割込処理が可能となる。これらレジスタ
１０ａ〜１０ｄは、マイクロコンピユータ等の所
定命令又は、外部からの入力信号により、任意に
設定できる。アンド回路９ａ〜９ｄのすべての出
力は、オア回路１１に入力され、オア回路１１の
出力は、インバータ回路１２及びトランスフアゲ
ート１３，１４のゲートに入力されている。イン
バータ回路１２の出力は、トランスフアゲート１
５，１６のゲートに入力されており、トランスフ
アゲート１３，１６のソース側は、グランドレベ
ル（ロウレベル）に、又、トランスフアゲート１
４，１５のソース側は、電源レベル（ハイレベ
ル）に接続されている。又、トランスフアゲート
１３，１５及び１４，１６のドレイン側は、それ
ぞれ共通に接続されており、それぞれ状態レジス
タ１７ａ，１７ｂに入力されている。状態レジス
タ１７ａ，１７ｂは、割込処理の状態、すなわ
ち、割込処理を行なつていない状態、第１次の割
込処理中、又は、第２次の多重割込処理中を示す
レジスタである。状態レジスタ１７ａ，１７ｂ
は、割込確認信号８が、アクテイブ（ハイレベ
ル）の時、トランスフアゲート１３〜１６及びオ
ア回路１１の出力及びインバータ回路１２の出力
により選択された所定値をラツチする。状態レジ
スタ１７ａの出力は、アンド回路６に入力されて
おり、状態レジスタ１７ｂの出力は、インバータ
回路３に入力され、インバータ回路３の出力は、
アンド回路６の他方の入力となつている。

次に、第２図の動作を説明する。はじめに、状
態レジスタ１７ａ，１７ｂは、共にロウレベルに
イニシヤライズされており、又、優先順位指定レ
ジスタ１０ａには、ハイレベル１０ｂ〜１０ｄに
は、ロウレベルがそれぞれ記憶されていると仮定
する。まず、割込要求信号１ｃがハイレベルとな
つた場合、ナンド回路４ａ〜４ｄの出力がハイレ
ベル、インバータ回路３の出力がハイレベルであ
るからアンド回路２ｃの出力がハイレベルとな
る。したがつて、割込処理移行制御回路７は、割
込要求信号１ｃによる割込処理に移行するため
に、復帰プログラムメモリアドレスの退避、ある
いは、状態レジスタの内容の退避、および、割込
処理プログラム実行のための、プログラムメモリ
アドレスの発生等の制御を行ない、又、割込確認
信号８としてハイレベルパルスを出力する。この
時、アンド回路９ａ〜９ｄはすべてロウレベルで
あるから、オア回路１１の出力もロウレベルであ
り、インバータ回路１２の出力がハイレベルとな
る。したがつて、状態レジスタ１７ａ，１７ｂに
は、トランスフアゲート１５，１６を介して、そ
れぞれハイレベル、ロウレベルが入力され、割込
確認信号８のハイレベルパルスにより、状態レジ
スタ１７ａ，１７ｂには、それぞれハイレベル、
ロウレベルが記憶され第１次の割込処理中である
ことが示される。尚、割込要求信号線１ｃのハイ
レベルにより所定の割込処理が実行された場合一
般にその割込要求信号は、リセツトされ、ロウレ
ベルになる。

次に、割込要求信号１ｄがハイレベルになつた
場合、アンド回路６の出力が、ハイレベルとなつ
ており、又、インバータ回路５ａの出力はロウレ
ベル、優先順位５ｂ〜５ｄの出力は、ハイレベル
となるので、ナンド回路４ａの出力がハイレベ
ル、ナンド回路４ａ〜４ｄの出力が、ロウレベル
となり、アンド回路２ｂ〜２ｄの出力は、強制的
にロウレベルとなるため、割込要求信号１ｃは、
受け付けられず、割込処理への移行は行なわれな
い。

次に、割込要求信号１ａがハイレベルになつた
場合には、優先順位指定レジスタ１０ａの出力が
ハイレベルであるから、ナンド回路４ａの出力は
ハイレベル、インバータ回路３の出力もハイレベ
ルであるので、アンド回路２ａの出力がハイレベ
ルとなり、第２次の多重割込処理への移行が行な
われる。この時、アンド回路２ａの出力及び、優
先順位指定レジスタ１０ａの出力がハイレベルで
あるのでオア回路１１の出力はハイレベルとなり
状態レジスタ１７ａ，１７ｂには、トランスフア
ゲート１３，１４を介してそれぞれロウレベル、
ハイレベルが、入力されており、割込処理移行時
の割込確認信号８のハイレベルパルスにより、状
態レジスタ１７ａ，１７ｂは、それぞれ、ロウレ
ベル、ハイレベルを記憶し第２次の多重割込処理
中であることを示す。したがつて、インバータ回
路３の出力は、ロウレベルになり、アンド回路２
ａ〜２ｄの出力は、強制的にロウレベルとなり以
後、割込要求は受け付けられず、割込要求信号１
ａによる割込処理が終了し状態レジスタ１７ａ，
１７ｂが、ハイレベル、ロウレベルに復帰し、
又、第１回目の割込要求信号１ｃによる割込処理
が終了して状態レジスタ１７ａ，１７ｂが共に、
ロウレベルに復帰した時点で、割込要求信号によ
る割込処理が、可能になる。

〔発明が解決しようとする問題点〕

従来のこのような多重割込制御回路において、
状態レジスタ１７ａ，１７ｂに割込処理の状態を
表わすデータを設定する場合、どの割込要求信号
がアクテイブになつたか、又、どの割込要求信号
に対して、優先順位が高められているかの情報が
必要であり、このような多重割込制御回路７を集
積回路にて構成する場合には、配線が複雑にな
り、又、余分な回路が増加する等、コストアツプ
につながる欠点があつた。特に、割込要求信号の
数が多くなる場合にはこの欠点が顕著になる。

本発明は、上記欠点に鑑みて発明されたもので
本発明の目的は、割込要求信号数が増加しても回
路素子数や配線の増加の少ない集積回路化に適し
た安価にできる多重割込制御回路を提供すること
にある。

〔問題点を解決するための手段〕

本発明の多重割込制御回路は、少なくとも、複
数の割込要求信号に対して、それぞれ割込優先順
位を与える優先順位指定手段と、割込処理への移
行回数を計数するカウンター手段と、カウンター
手段の内容及び優先順位指定手段の指示により、
割込処理移行の許可又は保留の制御を行なう割込
許可制御手段と、割込許可制御手段により許可さ
れた割込要求信号に基づき所定の割込処理に移行
せしめる割込処理移行手段により構成される。

〔実施例〕

次に、図面を参照して、本発明をより詳細に説
明する。

本発明の一実施例を第１図に示す。同図におい
て第２図と同一回路には、同一番号が付けてあ
る。第２図の従来例との主な違いは、割込確認信
号８を計数する２ビツト構成のカウンタ１８ａ，
１８ｂを有し、カウンタ１８ａ，１８ｂの出力が
それぞれアンド回路６、インバータ回路３に入力
されていることである。

次に、第２図の動作を具体的に説明する。従来
例の説明の場合と同様カウンタ１８ａ，１８ｂ
は、共にロウレベルにイニシヤライズされてお
り、又、優先順位指定レジスタ１０ａにはハイレ
ベル、優先順位指定レジスタ１０ｂ〜１０ｄには
ロウレベルが記憶されていると仮定する。まず、
割込要求信号１ｃがハイレベルとなつた場合アン
ド回路２ｃの出力がハイレベルとなり、割込処理
移行制御回路７は、割込要求信号１ｃがハイレベ
ルとなつたのを検知して、割込処理への移行制
御、すなわち復帰プログラムメモリアドレスの退
避、カウンタ１８ａ，１８ｂの内容の退避、およ
び割込処理プログラム実行のためのプログラムメ
モリアドレスの発生等の制御を行なう。又、これ
を伴ない、割込確認信号８としてハイレベルパル
スが発生され、カウンタ１８ａ，１８ｂは、これ
を計数し、それぞれハイレベル、ロウレベルとな
り、したがつて、カウンタ１８ａ，１８ｂは、第
１次の割込処理中であることを示すことができ
る。

次に、割込要求信号１ｄがハイレベルになつた
場合アンド回路６の出力は、ハイレベルになるの
でナンド回路４ｂ〜４ｄの出力は、ロウレベルと
なり、アンド回路２ｂ〜２ｄの出力は、強制的
に、ロウレベルとなり割込要求信号１ｄは受け付
けられない。

次に、割込要求信号１ａがハイレベルになつた
場合には、インバータ回路５ａの出力が、ロウレ
ベルであるのでナンド回路４ａの出力は、ハイレ
ベルとなり、又、インバータ回路３の出力もハイ
レベルであるのでアンド回路２ａの出力は、ハイ
レベルとなり、割込処理移行制御回路７に入力さ
れる。したがつて割込処理移行制御回路７は、第
２次の多重割込処理への移行制御すなわち、復帰
プログラムメモリアドレスの退避、カウンタ１８
ａ，１８ｂの内容の退避、および今回の割込処理
プログラム実行のためプログラムメモリアドレス
の発生等の制御を行なう。又、この時、割込確認
信号８としてハイレベルパルスが発生されるの
で、カウンタ１８ａ，１８ｂは、カウントアツプ
され、それぞれロウレベル、ハイレベルとなる。
したがつて、この時、インバータ回路３の出力
が、ロウレベルとなるので、アンド回路２ａ〜２
ｄの出力は、すべてロウレベルとなり、以後、割
込要求は受け付けられない。

以上のように従来例と同様に、多重割込処理が
実行できる。尚、優先順位指定レジスタ１０ａ〜
１０ｄのうち、２つ以上例えば優先順位指定レジ
スタ１０ａ，１０ｂにハイレベルが記憶された場
合第１次の割込として割込要求信号１ａによる割
込処理が実行され、次に、割込要求信号１ｂによ
る割込要求があつた場合には、割込要求信号１ａ
による割込処理は、中断されて、次の第２次の割
込要求信号１ｂによる割込処理が実行されてしま
うが、割込要求信号１ａによる割込処理を継続し
たい場合には、この割込処理のプログラムにおい
て、優先順位指定レジスタ１０ｂに一時、ロウレ
ベルを記憶するか、又は、割込要求信号１ｂが、
ハイレベルとならないよう、割込要求信号１ｂに
対する個別の許可レジスタ（図示せず）を禁止状
態に設定するなど、ソフトウエアでの対処を行な
えばよい。

又、上記説明においては、割込処理移行時に、
カウンタ１８ａ，１８ｂの内容を退避したが、退
避せずに割込処理プログラム終了時に実行される
復帰命令によりカウンタ１８ａ，１８ｂの内容を
減算してもよい。

〔発明の効果〕

以上のように、本発明によれば、多重割込を制
御する割込処理装置において、多重割込の許可又
は保留を優先順位指定レジスタ及び、割込処理移
行の回数を計数するカウンタにて制御することに
より、割込要求信号数が増加しても、トランジス
タ素子数の増加が少なく、又複雑な配線も不要な
集積回路化に適した、コストパフオーマンスの良
い割込処理装置を提供することができ、本発明に
よる効果は非常に大である。

【図面の簡単な説明】

第１図は本発明の一実施例における割込制御回
路のブロツク図であり、第２図は従来例における
割込制御回路のブロツク図である。 １ａ〜１ｄ……割込要求信号、２ａ〜２ｄ……
アンド回路、３……インバータ回路、４ａ〜４ｄ
……ナンド回路、５ａ〜５ｄ……インバータ回
路、６……アンド回路、７……割込処理移行制御
回路、８……割込確認信号、９ａ〜９ｄ……アン
ド回路、１０ａ〜１０ｄ……優先順位指定レジス
タ、１１……オア回路、１２……インバータ回
路、１３〜１６……トランスフアゲート、１７
ａ，１７ｂ……状態レジスタ、１８ａ，１８ｂ…
…割込確認信号８を計数する２ビツトのカウン
タ。

Claims (1)

【特許請求の範囲】
1. １ 優先順位の低い第１の割込要求信号とこれよ
   り優先順位の高い第２の割込要求信号とを受付け
   て所定の割込処理を行なう割込処理装置におい
   て、前記優先順位の高い第２の割込要求信号を指
   定する優先順位指定手段と、割込処理への移行回
   数を計数するカウンター手段と、該カウンター手
   段の内容及び前記優先順位指定手段の指定とによ
   り割込処理移行の許可又は保留の制御を行なう割
   込許可制御手段と、該割込許可制御手段により許
   可された割込要求信号に基づき、所定割込処理に
   移行せしめる割込処理移行手段とを備え、前記第
   １の割込要求信号が最初に入力された時にはこれ
   を受付け、しかる後前記第２の割込要求信号が入
   力されると前記第１の割込要求信号による割込処
   理を中断して前記第２の割込要求信号による割込
   処理を実行し、一方前記第２の割込要求信号が前
   記第１の割込要求信号より先に入力された時には
   当該第１の割込要求信号を受付けることなく第２
   の割込要求信号による割込処理を実行するように
   したことを特徴とする割込処理装置。