JPH0731524B2 - プログラマブル・コントロ−ラの入出力増設用装置 - Google Patents

Description

【発明の詳細な説明】 《発明の分野》 この発明は、プログラマブル・コントローラの入出力増
設用装置に関する。

《発明の概要》 この発明では、増設用装置の入出力のみに関するユーザ
プログラムを格納するためのメモリを有し、新たに設け
た増設用装置側のCPUでは、本体装置からのセレクト期
間が終了した時点から予め設定された時間内に限り、当
該増設用装置の入出力に関するユーザプログラムを独自
で実行させることによって、本体装置に負担をかけるこ
となく、増設用装置側における入出力応答性を向上させ
たものである。

《従来技術とその問題点》 従来、この種の入出力増設用装置では、本体装置により
セレクトされたことを検知して、内蔵ゲートを開き、当
該増設用装置の入出力バスを本体装置の入出力バスに接
続することによって、当該入出力増設用装置における入
出力動作を行なうようになされていた。

このため、本体装置側では入出力増設用装置側の入出力
を本体装置側のそれと全く同様に取扱うことができると
いう利点を有する反面、入出力増設用装置側の入出力応
答性は、本体装置側のCPUにおけるサイクルタイムに完
全に依存せざるを得ないという欠点があった。

《発明の目的》 この発明の目的は、本体装置から入出力増設用装置の入
出力を本体装置のそれと全く同様に取扱うことを維持し
つつも、入出力増設用装置側における入出力応答性を、
本体装置のCPUにおけるサイクルタイムから独立して設
定可能とすることにある。

《発明の構成と効果》 この発明は上記の目的を達成するために、本体装置によ
りセレクトされたことを検知するセレクト検知手段と、 本体装置からセレクトされている期間にのみ開いて、当
該増設用装置の入出力バスを本体装置の入出力バスに接
続するゲート手段と、 当該増設用装置の装置の入出力のみに関するユーザプロ
グラムを格納するためのメモリを有し、かつ本体装置か
らのセレクト期間が終了した時点から予め設定された所
定時間内に限りユーザプログラムを実行する増設用CPU
と、 本体装置からセレクトされている期間にのみ閉じて、当
該増設用装置の入出力バスを増設用装置のCPUバスから
切離すゲート手段と、 を具備することを特徴とするものである。

このような構成によれば、入出力増設用装置側におい
て、本体装置からのセレクト期間が終了した時点から予
め設定された時間内に限り、当該増設用装置の入出力の
みに関するユーザプログラムを増設用CPUで実行するよ
うにしたため、本体装置側には何等負担をかけることな
く、入出力増設用装置側における入出力応答性を向上さ
せることが可能となる。

《実施例の説明》 第１図は、本体装置１に対して、従来の入出力増設用装
置２および本発明に係る新規な入出力増設用装置３を芋
蔓的に接続した状態を示すシステム構成図である。

本体装置１は、マザーボード10上にマザーボード用CPU1
1を固定するとともにその他の空きエリアには、必要台
数の入出力ユニット12,12…をコネクタ接続するととも
に、最端部に位置するコネクタにはインターフェースユ
ニット13を取付けて構成されている。

入出力増設用装置２は、増設用ラック20上に、ラック用
入出力ユニット21を必要台数コネクタ接続するととも
に、最端部のコネクタにはラック用インターフェースユ
ニット22をコネクタ接続して構成されている。

本発明に係る入出力増設用装置３は、増設用ラック30上
に、ラック用入出力ユニット31を必要台数コネクタ接続
するとともに、ラック用入出力ユニットと同一外形のラ
ック用CPU32をコネクタ接続し、さらに最端部のコネク
タにはCPU付インターフェースユニット33を取付けて構
成されている。

そして、ラック用CPU32には、ケーブル34を介して、プ
ログラミング・コンソール35を接続可能になされてい
る。

本体装置１のインターフェースユニット13と入出力増設
用装置２のラック用インターフェースユニット22とはケ
ーブル４を介して接続され、また入出力増設用装置２の
ラック用インターフェースユニット22と入出力増設用装
置３のCPU付インターフェースユニット33とはケーブル
５を介して接続されている。

第２図は、本体装置１におけるマザーボード用CPU11の
構成を示すブロック図である。

同図に示す如く、マザーボード用CPU11は、マイクロプ
ロセッサ111,システムメモリ112,ユーザメモリ113,ワー
キングメモリ114,入出力メモリ115を備えており、また
マイクロプロセッサ111から延びるマザーボード用CPUバ
ス６は、入出力制御ゲート116を介して、マザーボード
用入出力バス７に接続され、このマザーボード用入出力
バス７には、マザーボード用入出力ユニット12が必要台
数コネクタ接続される。

マイクロプロセッサ111は、システムメモリ112に格納さ
れたプログラムを実行することによって、プログラムブ
ル・コントローラとしての機能に必要な各種の処理を実
行する。

一般にこの処理は、マザーボード用あるいはラック用入
出力ユニット12,21,31から読み出した入力データを入出
力メモリ115の入力エリアに書込む入力更新処理，入出
力メモリ115の内容を参照し、ユーザメモリ113から読み
出されたユーザプログラムを実行する命令実行処理，命
令実行の結果書替が終了した入出力メモリの出力エリア
の内容を、マザーボード用またはラック用入出力ユニッ
ト12などに出力する出力更新処理等からなり、これらを
サイクリックに実行するものである。

ワーキングメモリ114は、以上各処理の実行に際して、
データの一時記憶エリアなどとして利用される。

また、入力更新処理，出力更新処理を除き、その他の時
間帯においては、入出力制御ゲート116は閉じており、
マザーボード用CPUバス６とマザーボード用入出力バス
７とは切離された状態にある（第10図参照）。

第３図は、ラック用入出力ユニット31,ラック用CPU32,C
PU付ラック用インターフェースユニット33の詳細な構成
を示すブロック図である。

同図に示す如く、ラック用CPU32は、マイクロプロセッ
サ321,ユーザメモリ322,システムメモリ323,ワーキング
メモリ324,入出力メモリ325,通信制御回路326,バス制御
回路327,バス切替回路328を備えている。

マイクロプロセッサ321は、システムメモリ323に記憶さ
れたプログラムを実行することによって、ラック用CPU
の機能に要求される各種の処理を実行するようになされ
ている。

この処理の基本は、マザーボード用CPU11のマイクロプ
ロセッサ111とほぼ同様なものであって、すなわちラッ
ク用入出力ユニット31から読込まれた入力データを、入
出力メモリ325の入力エリアに書込む入力更新処理，入
出力メモリ325の入出力データを参照して、ユーザメモ
リ322に記憶されたプログラムを実行し、その実行結果
で入出力メモリ325の出力データを書替える命令実行処
理，命令実行の結果書替が終了した入出力メモリ325の
出力データを、ラック用入出力ユニット31へと送出する
出力更新処理等からなるものである。

なお、その他本発明に関連する処理の詳細については第
９図のフローチャートを参照して後に詳細に説明する。

通信制御回路326は、プログラミング・コンソール35と
の間で通信を行なう際に使用されるもので、この通信制
御回路326を介してプログラミング・コンソール35を使
用したユーザプログラムの書替処理等が行なわれる。

バス制御回路327の動作については後に詳細に説明する
が、要するに本体装置１から選択されている期間にのみ
閉じて、当該増設用装置３の入出力バス９を増設用装置
のCPUバス８から切離すようになされている。

CPU付ラック用インターフェースユニット33は、ゲート
回路331,ラック選択回路332,インバータ333を備えてい
る。

そして、ラック選択回路332では、マザーボード用入出
力バスを構成する入出力アドレスバス上のデータを監視
し、当該ラックが選択されるとともに、“0"を出力して
ゲート回路331を開き、これによりラック用入出力バス
９とマザーボード用入出力バス７との接続を行なうよう
になされている。

また、当該ラックが選択されていない状態では“1"を出
力し、これによりインバータ333を介して、ラック用CPU
32内のバス切替回路328を介して、バス制御回路327を開
くようになされている。

また、バス切替回路328では、インバータ333の出力が
“1"から“0"に変化したことに基づき、当該ラックの選
択期間が終了したことを検出し、これをマイクロプロセ
ッサ321に信号S₁で指示可能になされている。

ラック用入出力ユニット31は、第４図および第５図に示
されるように、入力部ユニット31aと出力部ユニット31b
とを内蔵して構成されている。入出力の別は通常外部ス
イッチで切替可能になされている。

入力部ユニット31aは、第４図に示されるように、外部
入力端子INと入出力バス端子IOBとの間に、フォトカプ
ラ等からなるアイソレーション311,ゲート312を介挿し
て構成されており、外部入力端子INに供給されるリミッ
トスイッチ，マイクロスイッチなどの出力を、レベル変
換した後入出力バス端子IOBに取込ませるようになされ
ている。

出力部ユニット31bは、第５図に示されるように、外部
出力端子OUTと入出力バス端子IOBとの間に、ラッチ機能
を有するフリップフロップ313および出力ディレイ回路3
14を介挿して構成されており、またフリップフロップ31
3と並列にデータリターンフリップフロップ315を備えて
いる。

そして、入出力バス端子IOBにCPUから送り出されたデー
タをフリップフロップ313にラッチさせることによっ
て、外部出力端子OUTから出力信号を外部へと送り出す
とともに、データリターンフリップフロップ315を介し
て、現在の出力状態をCPUで読み込みが可能になされて
いる。

次に、第６図以下の図面を参照しながら、本発明に係る
入出力増設用装置３の動作を系統的に説明する。

今仮に、第６図に示されるように、増設用ラック30の5C
H,6CHに入力部ユニット31a,出力部ユニット31bが接続さ
れており、またユーザプログラムに相当するラダー図が
第７図のように示されるものと仮定する。

すなわち、このラダー図上において部分回路42は、増設
用ラック30内の入出力のみで論理構成がなされている。

このようなユーザプログラムが存在する場合、本発明で
はこれを第７図（ｂ）に示されるメインプログラムと、
同図（ｃ）に示されるサブプログラム（部分回路42に相
当）に分割し、メインプログラムについてはマザーボー
ド用CPU11のユーザメモリ113に格納する一方、サブプロ
グラムについてはラック用CPU32のユーザメモリ322に格
納する。勿論この格納には、プログラミング・コンソー
ル35を使用する。

以上の前提の下に、本体装置１および入出力増設用装置
３の電源を投入すると、本体装置１のCPU11では第８図
のフローチャートに示されるように制御プログラムが実
行され、また増設用装置３のCPU32では第９図のフロー
チャートに示されるように制御プログラムが実行され
る。

すなわち、第８図に示されるように、本体装置のCPU側
では、まず電源投入とともに初期処理によって各種フラ
グ，レジスタ類の初期設定を行なった後、プログラムカ
ウンタの内容に従ってユーザメモリ113からユーザ命令
を１語ずつ読み出してはこれを実行して、入出力メモリ
115の出力エリアの内容を書替え（ステップ811）、以上
をユーザメモリ113からEND命令の読出しが行なわれるま
で（ステップ812否定）、繰り返す。

次いで、ユーザメモリ113からEND命令が読み出されたな
らば（ステップ812肯定）、プログラミング・コンソー
ル，その他各種の周辺装置に対するサービス処理を実行
した後（ステップ813）、前述した入出力データの更新
を行ない（ステップ814）、以上を１実行サイクルとし
て、第10図（ａ）に示されるように、制御動作を繰り返
すわけである。

このため、マザーボード用の入出力バス７は第10図
（ｂ）に示されるように、入出力データ更新時間以外は
未使用の状態となり、同時にラック用入出力バス９につ
いても、第10図（ｃ）に示されるように、本体CPU11に
おける入出力データ更新時間を除き未使用の状態となる
（ただし、同図（ｃ）では、このラック用入出力バスの
空き時間においてラック用CPU32による入出力データ更
新を行なっている状態を示している）。

一方、ラック用CPU32側では、第９図のフローチャート
に示される制御プログラムを実行する。

すなわち、電源投入とともに、初期処理によって各種フ
ラグ，レジスタ類の初期設定を行なった後（ステップ90
1）、バス切替回路328からの信号S₁を繰り返しセンスす
ることによって、当該ラックがネゲート（選択が終了し
たこと）されたことを待機し（ステップ902否定）、ネ
ゲートの確認とともに（ステップ902肯定）、タイマ１
を起動する（ステップ903）。

このタイマは、後述する如くネゲートから次のアサート
（選択が開始されること）までの時間T₁を計測するため
のもので、この実施例ではソフトタイマ（ステップ903
A）により構成されている。

次いで、入出力データの読み込みを行ない、読込まれた
データを入出力メモリ325の該当エリアにストアする
（ステップ904）。

この入出力データの読込みは、入力については、第４図
に示されるように、入力部ユニット31aのゲート312から
行ない、また出力については第５図に示されるように、
出力部ユニット31bのデータリターンフリップフロップ3
15から行なう。

特に、データリターンフリップフロップ315から出力を
読込むことによって、前回の本体CPU11の演算によって
書替が終了した出力データを直ちにラック用CPU32の入
出力メモリ325に取込むことができる。

以上が終了したならば、ユーザプログラムの実行処理へ
と移行する。

この実行処理ではまずプログラムカウンタPCの初期設定
（ステップ905）、タイマ２の起動（ステップ906）を行
なう。このタイマ２は後述する如く、ラック用CPU32に
おける一実行サイクル時間を計測するためのものであ
る。このタイマもソフトタイマで構成される（ステップ
906A）。

次いで、プログラムカウンタで指定される命令後をユー
ザメモリ322から読出し（ステップ907）、それがOUT命
令でなければ（ステップ908否定）、指定された論理演
算を実行してその実行結果をパワーフローレジスタに蓄
え（ステップ909）、以上をプログラムカウンタの値を
＋１更新させながら（ステップ913）、END命令が読み出
されるまで（ステップ912否定）、繰り返す。

一方、読み出された命令がOUT命令であれば（ステップ9
08肯定）、OUT命令を実行し（ステップ910）、入出力メ
モリ325の対応ビットにパワーフローレジスタの最終結
果をストアする（ステップ911）。

次いで、END命令が読み出されれば（ステップ912肯
定）、前述した入出力データの更新処理を行なう（ステ
ップ914）。

この入出力データ更新処理では、入出力メモリ325の出
力エリアの内容を、バス制御回路327を開いてラック用
入出力ユニット31の該当ビットに転送し、また入力の取
込みを行なう。

入出力データ更新処理が終了したならば、続いてタイマ
２を停止させる（ステップ915）。これにより、タイマ
２には、ラック用CPU32における実行サイクルタイムT₂
が記憶される。

次いで、実行回数が終了したか否かの判定を行なう（ス
テッブ916）。ここで、予め実行回数は初期処理（ステ
ップ901）において１に設定されているため、実行回数
終了判定結果はYESとなり、以後アサート（当該ラック
が選択されること）を待機する状態となる（ステップ91
7否定）。

この状態において、当該ラックが再びアサートされると
（ステップ917肯定）、タイマ１は停止され（ステップ9
18）、この結果タイマ１にはラック用CPUにおけるネゲ
ートからアサートまでの空き時間T₁が記憶される（ステ
ップ918）。

以後実行回数の算出処理では、ネゲートからアサートま
での空き時間T₁をラック用CPUにおける実行サイクルT₂
で割ることによって、空き時間に許容される実行サイク
ル回数が算出され、これがステップ916における実行回
数終了判定に利用される（ステップ919）。

以上で、第９図のフローチャートにおける一巡目の実行
サイクルが終了し、次回からは算出された実行回数に基
づいて、制御動作が行なわれる。

すなわち、本体CPUからのネゲートを待って（ステップ9
02）、空き時間の開始を確認し、この空き時間内に収ま
るようにユーザ命令の実行、入出力データの更新を必要
な実行回数だけ繰り返す（ステップ905〜916）。

そして、実行回数が終了したならば（ステップ916肯
定）、本体CPUからのアサートを待機し（ステップ917否
定）、アサート確認とともに以上の動作を繰り返すわけ
である。

また、以上の命令実行およびアセート待機と並行して、
常時空き時間T₁、実行サイクルT₂の計測を行ない、常に
許容される実行回数を算出し直している（ステップ91
9）。

このため、本体CPUにおける実行サイクルの変化やラッ
ク用CPUにおける実行サイクルの変化があったとして
も、直ちにこれに追従して新たな実行回数が算出される
結果、本体CPUからの空き時間を越えてラック用CPUの演
算実行が行なわれてデータバス上においてデータ同士の
衝突が起こる等の事態を未然に防止できる。

第８図，第９図のフローチャートが実行される結果、第
10図（ｃ）および第11図に示されるように、ラック用CP
U32側においては、マザーボード用CPU11から選択されて
いない空き時間T₁を利用して、命令実行および入出力デ
ータの更新が繰り返し行なわれ、マザーボード用CPU11
には何等負担をかけることなく、ラック側における入出
力応答速度を向上させることができるわけである。

またこのように、ラック側における入出力応答速度を向
上させつつも、マザーボード用CPU11には何等負担がか
からないため、マザーボード用CPU側では従来装置と同
様に、各ラック内の入出力ユニット31をマザーボード内
の入出力ユニット12と同様に取扱い、ラック側から取込
んだ入出力データに基づいて、マザーボード側における
出力ユニットを駆動する等の制御を行ない、充分な増設
機能を発揮することができるわけである。

【図面の簡単な説明】

第１図は本発明に係る入出力増設用装置を含むプログラ
マブル・コントローラシステムの全体を示すシステム構
成図、第２図はマザーボード用CPUの詳細を示すブロッ
ク図、第３図はラック用CPUの詳細を示すブロック図、
第４図は入力部ユニットの詳細を示すブロック図、第５
図は出力部ユニットの詳細を示すブロック図、第６図は
増設用ラックにおけるチャンネル設定例を示す説明図、
第７図は本発明に係る入出力増設用装置のプログラミン
グの一例を示す説明図、第８図は本体CPUの制御フロ
ー、第９図はラック用CPUの制御フロー、第10図は本体C
PUの実行サイクルとマザーボード用，ラック用各入出力
バスの使用状態を示すタイムチャート、第11図はマザー
ボード用CPUとラック用CPUとの動作関係を示すタイムチ
ャートである。 １……本体装置 ３……入出力増設用装置 11……マザーボード用CPU 12……マザーボード用入出力ユニット 13……マザーボード用インターフェースユニット 31……ラック用入出力ユニット 32……ラック用CPU 33……CPU付ラック用インターフェースユニット

Claims (2)

【特許請求の範囲】
1. 【請求項１】本体装置によりセレクトされたことを検知
   するセレクト検知手段と、 本体装置からセレクトされている期間にのみ開いて、当
   該増設用装置の入出力バスを本体装置の入出力バスに接
   続するゲート手段と、 当該増設用装置の装置の入出力のみに関するユーザプロ
   グラムを格納するためのメモリを有し、かつ本体装置か
   らのセレクト期間が終了した時点から予め設定された所
   定時間内に限りユーザプログラムを実行する増設用CPU
   と、 本体装置からセレクトされている期間にのみ閉じて、当
   該増設用装置の入出力バスを増設用装置のCPUバスから
   切離すゲート手段と、 を具備することを特徴とするプログラマブル・コントロ
   ーラの入出力増設用装置。
2. 【請求項２】上記プログラマブル・コントローラの入出
   力増設用装置は、さらに本体装置からセレクトされてい
   ない空き時間を計測する空き時間計測手段を有し、 この空き時間計測手段によって計測した時間をもとにし
   て上記所定時間を設定することを特徴とする特許請求の
   範囲第１項記載のプログラマブル・コントローラの入出
   力増設用装置。