JPH0731526B2 - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPH0731526B2 JPH0731526B2 JP61099914A JP9991486A JPH0731526B2 JP H0731526 B2 JPH0731526 B2 JP H0731526B2 JP 61099914 A JP61099914 A JP 61099914A JP 9991486 A JP9991486 A JP 9991486A JP H0731526 B2 JPH0731526 B2 JP H0731526B2
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- input
- counter
- count
- output
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Description
【発明の詳細な説明】 《発明の分野》 この発明は、高速カウンタ機能付プログラマブル・コン
トローラの改良に関する。
トローラの改良に関する。
《発明の概要》 この発明では、カウント入力用端子に供給されるパルス
数を、ユーザプログラムの実行とは非同期にカウントす
るとともに、リセット入力用端子に供給されるリセット
信号でクリア制御される高速カウンタ命令用のカウンタ
回路を設け、このカウンタ回路のカウントオーバ出力に
応動して、ユーザプログラムで使用可能なカウントオー
バ出力用の補助リレー接点フラグを、ユーザプログラム
の少なくとも一巡実行の間だけオンさせるとともに、リ
セット入力用端子にリセット信号が供給されるのに応動
して、ユーザプログラムで使用可能なリセット出力用の
補助リレー接点フラグを、ユーザプログラムの少なくと
も一巡実行の間だけオンさせるようにしたものである。
数を、ユーザプログラムの実行とは非同期にカウントす
るとともに、リセット入力用端子に供給されるリセット
信号でクリア制御される高速カウンタ命令用のカウンタ
回路を設け、このカウンタ回路のカウントオーバ出力に
応動して、ユーザプログラムで使用可能なカウントオー
バ出力用の補助リレー接点フラグを、ユーザプログラム
の少なくとも一巡実行の間だけオンさせるとともに、リ
セット入力用端子にリセット信号が供給されるのに応動
して、ユーザプログラムで使用可能なリセット出力用の
補助リレー接点フラグを、ユーザプログラムの少なくと
も一巡実行の間だけオンさせるようにしたものである。
《従来技術とその問題点》 第８図は従来の高速カウンタ機能付プログラマブル・コ
ントローラのブロック図、第９図は同コントローラの外
部接続図、第10図は同コントローラのリレー番号割付
図、第11図は同コントローラを使用してカウント値“87
654321"で処理を行なう場合のユーザプログラム例を示
すラダー図である。
ントローラのブロック図、第９図は同コントローラの外
部接続図、第10図は同コントローラのリレー番号割付
図、第11図は同コントローラを使用してカウント値“87
654321"で処理を行なう場合のユーザプログラム例を示
すラダー図である。
第８図から明らかなように、コノプログラマブル・コン
トローラは、CPU部1,高速カウンタユニット２その他図
示しない入力ユニットなどから構成されている。
トローラは、CPU部1,高速カウンタユニット２その他図
示しない入力ユニットなどから構成されている。
高速カウンタユニット２内には、カウント入力用端子に
供給されるパルス数を、ユーザプログラムの実行とは非
同期にカウントするハードウエア構成のカウンタ201が
設けられ、このカウンタ201のカウント値はラッチ201,
入出力I/F203を介してCPU部１に読込みが可能となって
いる。
供給されるパルス数を、ユーザプログラムの実行とは非
同期にカウントするハードウエア構成のカウンタ201が
設けられ、このカウンタ201のカウント値はラッチ201,
入出力I/F203を介してCPU部１に読込みが可能となって
いる。
また、カウンタ201がアップカウントまたはダウンカウ
ントにおいてカウントオーバすると、桁上げ判定用のフ
リップフロップ204,桁下げ判定用のフリップフロップ20
5がセットされるから、これらのフリップフロップ204,2
05の状態をCPU部１からセンスすることによって、カウ
ンタ201のカウントオーバを検知できるようになってい
る。
ントにおいてカウントオーバすると、桁上げ判定用のフ
リップフロップ204,桁下げ判定用のフリップフロップ20
5がセットされるから、これらのフリップフロップ204,2
05の状態をCPU部１からセンスすることによって、カウ
ンタ201のカウントオーバを検知できるようになってい
る。
また、設定値記憶用のラッチ206には、CPU部１から任意
のカウント値を設定することができ、これを比較器207
においてカウンタ201のカウント値と比較することによ
り、両者の大小および一致を判定し、その判定結果をCP
U部１側でセンス可能になっている。
のカウント値を設定することができ、これを比較器207
においてカウンタ201のカウント値と比較することによ
り、両者の大小および一致を判定し、その判定結果をCP
U部１側でセンス可能になっている。
特に、比較器207で一致出力が得られた場合、フリップ
フロップ208にはこれが記憶されるから、フリップフロ
ップ208の状態をCPU部１側でセンスすることによって、
カウンタ201のカウント値が設定値に達したことを検知
できるようになっている。
フロップ208にはこれが記憶されるから、フリップフロ
ップ208の状態をCPU部１側でセンスすることによって、
カウンタ201のカウント値が設定値に達したことを検知
できるようになっている。
更に、ラッチ206の設定値とカウンタ201の現在値とが一
致した場合、CPU部１からの制御でアンドゲート209を開
けば、外部へと一致出力を発することができる。
致した場合、CPU部１からの制御でアンドゲート209を開
けば、外部へと一致出力を発することができる。
同様に、CPU部１からの制御でアンドゲート210を開け
ば、外部へと大小比較出力を発することができる。
ば、外部へと大小比較出力を発することができる。
しかしながら、このような従来のプログラマブル・コン
トローラにあっては、第９図および第10図に示す如く、
高速カウンタユニット２を入出力番号の４チャンネル分
に割当て、各入出力番号を用いて高速カウンタユニット
２内の各素子をユーザプログラムにおいて直接制御する
必要があるため、高速カウンタユニット２内のバードウ
エア構成について充分に理解しないと、高速カウンタユ
ニット２の機能をユーザ側で充分に使いこなすことがで
きないという問題点がある。
トローラにあっては、第９図および第10図に示す如く、
高速カウンタユニット２を入出力番号の４チャンネル分
に割当て、各入出力番号を用いて高速カウンタユニット
２内の各素子をユーザプログラムにおいて直接制御する
必要があるため、高速カウンタユニット２内のバードウ
エア構成について充分に理解しないと、高速カウンタユ
ニット２の機能をユーザ側で充分に使いこなすことがで
きないという問題点がある。
例えば、高速カウンタユニット２内のプログラム非同期
カウンタ201とCPU部１内のプログラム同期カウンタ（ソ
フトウエア構成）を直列につないで多桁カウンタを構成
し、＃87654321をカウントさせたい場合を例にとると、
第11図に示されるように、プログラム同期カウンタ（CN
TRO）の加算入力に、桁上げフラグに相当する入力接点
（0400）を接続するという本来的なプログラムの他に、
同入力接点（0400）で桁上げリセット用の補助リレー
（0204）を駆動するという余分なプログラムが必要とな
り、ユーザ側にとっては使い勝手が悪いものとなる。
カウンタ201とCPU部１内のプログラム同期カウンタ（ソ
フトウエア構成）を直列につないで多桁カウンタを構成
し、＃87654321をカウントさせたい場合を例にとると、
第11図に示されるように、プログラム同期カウンタ（CN
TRO）の加算入力に、桁上げフラグに相当する入力接点
（0400）を接続するという本来的なプログラムの他に、
同入力接点（0400）で桁上げリセット用の補助リレー
（0204）を駆動するという余分なプログラムが必要とな
り、ユーザ側にとっては使い勝手が悪いものとなる。
また、高速カウンタユニット２に体してリセット入力が
外部から与えられた場合、このリセット入力はCPU部１
には伝わらないため、第９図に示されるように、別途入
力ユニット３を設けてリセット入力を入力番号（600）
に割付け、これを第11図に示されるように、プログラム
同期カウンタ（CNTRO）のリセット入力Ｒに並列に供給
するという複雑なプログラムを組まねばならない。
外部から与えられた場合、このリセット入力はCPU部１
には伝わらないため、第９図に示されるように、別途入
力ユニット３を設けてリセット入力を入力番号（600）
に割付け、これを第11図に示されるように、プログラム
同期カウンタ（CNTRO）のリセット入力Ｒに並列に供給
するという複雑なプログラムを組まねばならない。
しかも、この場合であっても、リセット入力のパルス幅
がユーザプログラムの一巡実行時間よりも短い場合、高
速カウタユニット２内のプログラム非同期アクンタ201
はリセットされても、CPU部１内のプログラム同期カウ
ンタ（CNTRO）についてはリセットすることができず、
誤動作の原因となってしまう。
がユーザプログラムの一巡実行時間よりも短い場合、高
速カウタユニット２内のプログラム非同期アクンタ201
はリセットされても、CPU部１内のプログラム同期カウ
ンタ（CNTRO）についてはリセットすることができず、
誤動作の原因となってしまう。
《発明の目的》 この発明の目的は、プログラム非同期型カウンタとプロ
グラム同期型カウンタとを直列につないで多桁カウンタ
を構成する処理を、内部のハードウエア構成等を熟知せ
ずとも、ユーザ側において容易にプログラムすることが
できるようにしたプログラマブル・コントローラを提供
することにある。
グラム同期型カウンタとを直列につないで多桁カウンタ
を構成する処理を、内部のハードウエア構成等を熟知せ
ずとも、ユーザ側において容易にプログラムすることが
できるようにしたプログラマブル・コントローラを提供
することにある。
《発明の構成と効果》 この発明は上記の目的を達成するために、カウント入力
用端子に供給されるパルス数を、ユーザプログラムの実
行とは非同期にカウントして、カウントオーバした際に
はカウントオーバの出力を行うとともに、リセット入力
用端子に供給されるリセット信号でクリア制御される高
速カウント命令用のカウンタ回路と、 ユーザプログラムで使用可能な上記カウントオーバ出力
用の補助リレー接点フラグおよび上記リセット信号用の
補助リレー接点フラグが割付けられた入出力メモリと、 上記カウンンタ回路のカウントオーバ出力に応動して、
上記入出力メモリに割付けられた上記カウントオーバ出
力用の補助リレー接点フラグを割込処理によりユーザプ
ログラムの少なくとも一巡実行の間だけオンさせるカウ
ントオーバリレー駆動手段と、 リセット入力用端子にリセット信号が供給されるのに応
動して、上記入出力メモリに割付けられた上記リセット
信号用の補助リレー接点フラグを割込処理によりユーザ
プログラムの少なくとも一巡実行の間だけオンさせるリ
セットリレー駆動手段と、 を具備することを特徴とするものである。
用端子に供給されるパルス数を、ユーザプログラムの実
行とは非同期にカウントして、カウントオーバした際に
はカウントオーバの出力を行うとともに、リセット入力
用端子に供給されるリセット信号でクリア制御される高
速カウント命令用のカウンタ回路と、 ユーザプログラムで使用可能な上記カウントオーバ出力
用の補助リレー接点フラグおよび上記リセット信号用の
補助リレー接点フラグが割付けられた入出力メモリと、 上記カウンンタ回路のカウントオーバ出力に応動して、
上記入出力メモリに割付けられた上記カウントオーバ出
力用の補助リレー接点フラグを割込処理によりユーザプ
ログラムの少なくとも一巡実行の間だけオンさせるカウ
ントオーバリレー駆動手段と、 リセット入力用端子にリセット信号が供給されるのに応
動して、上記入出力メモリに割付けられた上記リセット
信号用の補助リレー接点フラグを割込処理によりユーザ
プログラムの少なくとも一巡実行の間だけオンさせるリ
セットリレー駆動手段と、 を具備することを特徴とするものである。
このような構成によれば、入出力メモリに割付けられた
カウントオーバ出力用の補助リレー接点およびリセット
出力用の補助リレー接点で、非同期カウンタであるカウ
ンタ回路のカウントオーバ出力とこのカウンタ回路へも
入力するリセット信号とが各々ユーザプログラムの少な
くとも一巡実行の間だけオンにさるため、ユーザプログ
ラム中において入出力メモリのカウントオーバ出力用の
補助リレー接点およびリセット出力用の補助リレー接点
に公知のプログラム同期カウンタを適宜接続するだけ
で、プログラム非同期カウンタとプログラム同期カウン
タとの直列接続が可能になり、任意の長さの多桁カウン
タを容易に構成できる。
カウントオーバ出力用の補助リレー接点およびリセット
出力用の補助リレー接点で、非同期カウンタであるカウ
ンタ回路のカウントオーバ出力とこのカウンタ回路へも
入力するリセット信号とが各々ユーザプログラムの少な
くとも一巡実行の間だけオンにさるため、ユーザプログ
ラム中において入出力メモリのカウントオーバ出力用の
補助リレー接点およびリセット出力用の補助リレー接点
に公知のプログラム同期カウンタを適宜接続するだけ
で、プログラム非同期カウンタとプログラム同期カウン
タとの直列接続が可能になり、任意の長さの多桁カウン
タを容易に構成できる。
《実施例の説明》 第１図は、本発明に係るプログラマブル・コントローラ
４の外部接続図である。この例ではカウントパルス発生
源としてインクリメンタリタイプのロータリエンコーダ
５が使用されている。
４の外部接続図である。この例ではカウントパルス発生
源としてインクリメンタリタイプのロータリエンコーダ
５が使用されている。
そして、このロータリエンコーダ５のカウント入力信号
は、割込専用の入力端子（0000）へと、またリセット信
号は同様に割込専用の入力端子（0001）へと接続されて
いる。なお、入力端子とその番号とは同一番号に設定さ
れているものとする。
は、割込専用の入力端子（0000）へと、またリセット信
号は同様に割込専用の入力端子（0001）へと接続されて
いる。なお、入力端子とその番号とは同一番号に設定さ
れているものとする。
第２図は、第１図に示されるプログラマブル・コントロ
ーラ４の内部ハードウエア構成を示すブロック図であ
る。
ーラ４の内部ハードウエア構成を示すブロック図であ
る。
同図において、CPU401はマイクロプロセッサを主体とし
て構成され、システムプログラムメモリ402の内蔵プロ
グラムに従って、プログラマブル・コントローラとして
必要な各種の処理を実行するものである。
て構成され、システムプログラムメモリ402の内蔵プロ
グラムに従って、プログラマブル・コントローラとして
必要な各種の処理を実行するものである。
この処理の基本は、よく知られているように、入出力回
路403から読込まれた入力データを、入出力メモリ404の
入力エリアに書込む入力更新処理，入出力メモリ404の
入出力データ等を参照してユーザプログラムメモリ405
に内蔵されたユーザプログラムを実行し、その実行結果
で入出力メモリ404の出力データを書替える命令実行処
理，書替が終了した入出力メモリ404内の出力データ
を、入出力回路403から外部へと送出する出力更新処理
などを挙げることができる。
路403から読込まれた入力データを、入出力メモリ404の
入力エリアに書込む入力更新処理，入出力メモリ404の
入出力データ等を参照してユーザプログラムメモリ405
に内蔵されたユーザプログラムを実行し、その実行結果
で入出力メモリ404の出力データを書替える命令実行処
理，書替が終了した入出力メモリ404内の出力データ
を、入出力回路403から外部へと送出する出力更新処理
などを挙げることができる。
また、以上の入力更新処理，命令実行処理，出力更新処
理からなる一連の処理に続いて、サービス時間帯を設
け、ここでモニタ処理などの必要なサービス処理を行な
うのが通例である。
理からなる一連の処理に続いて、サービス時間帯を設
け、ここでモニタ処理などの必要なサービス処理を行な
うのが通例である。
またマーキングメモリ406はCPU401における演算の途中
結果記憶エリアなどとして利用され、特にこの発明に関
連しては、後述するリセット検出フラグF1および桁上げ
検出フラグF2が内蔵されている。
結果記憶エリアなどとして利用され、特にこの発明に関
連しては、後述するリセット検出フラグF1および桁上げ
検出フラグF2が内蔵されている。
次に、カウンタ408は本発明に関連して新たに設けられ
たものであり、カウント入力用端子（0000）に供給され
るパルス数を、ユーザプログラムの実行とは非同期にカ
ウントするとともに、リセット入力用端子（0001）に供
給されるリセット信号でクリア制御されるアップカウン
タ回路で構成されている。そして、このカウンタ408の
桁上げ信号は、CPU401に対して、割込１として供給され
ている。
たものであり、カウント入力用端子（0000）に供給され
るパルス数を、ユーザプログラムの実行とは非同期にカ
ウントするとともに、リセット入力用端子（0001）に供
給されるリセット信号でクリア制御されるアップカウン
タ回路で構成されている。そして、このカウンタ408の
桁上げ信号は、CPU401に対して、割込１として供給され
ている。
またこのCPU401には、リセット入力用端子（0001）に供
給されるリセット信号が、割込２として供給されていい
る。
給されるリセット信号が、割込２として供給されていい
る。
従って、CPU401では、後述する如く、カウンタ408の桁
上げ信号に応動して、第5A図に示される割込処理を実行
し、またリセット信号に応動して、第5B図に示される割
込信号を実行する。
上げ信号に応動して、第5A図に示される割込処理を実行
し、またリセット信号に応動して、第5B図に示される割
込信号を実行する。
第３図は、入出力メモリ404の内部構成の一部を示すメ
モリマップである。同図に示す如く、入出力メモリ404
内には、通常の入出力リレーエリアの他に、図示する入
出力補助リレーエリア，カウンタエリア，データエリア
がそれぞれ設けられている。
モリマップである。同図に示す如く、入出力メモリ404
内には、通常の入出力リレーエリアの他に、図示する入
出力補助リレーエリア，カウンタエリア，データエリア
がそれぞれ設けられている。
そして、特にこの例では入出力補助リレーエリア内の入
力番号（1810）をリセット出力用の補助リレー接点フラ
グとして割付けるとともに、カウンタエリア内の現在値
エリア（CNT47）をカウンタ408の現在値エリアとして、
更にその桁上げフラグを桁上げ出力用補助リレー接点フ
ラグとして割付けるようにしている。
力番号（1810）をリセット出力用の補助リレー接点フラ
グとして割付けるとともに、カウンタエリア内の現在値
エリア（CNT47）をカウンタ408の現在値エリアとして、
更にその桁上げフラグを桁上げ出力用補助リレー接点フ
ラグとして割付けるようにしている。
次に、第４図および第５図は、本発明に関連してCPU401
で実行される制御プログラムの構成を示すフローチャー
トであり、以下にこのフローチャートを参照しながら、
本発明の動作を系統的に説明する。
で実行される制御プログラムの構成を示すフローチャー
トであり、以下にこのフローチャートを参照しながら、
本発明の動作を系統的に説明する。
電源投入などによりプログラムがスタートすると、イニ
シャル処理によって各種フラグ・レジスタ等の初期設定
を行なった後（ステップ401）、入力更新処理を実行し
て、入出力回路403から読込んだ入力データを、入出力
メモリ404内の入力エリアへと転送し（ステップ402）、
その後ユーザプログラムの実行処理へと移行する。
シャル処理によって各種フラグ・レジスタ等の初期設定
を行なった後（ステップ401）、入力更新処理を実行し
て、入出力回路403から読込んだ入力データを、入出力
メモリ404内の入力エリアへと転送し（ステップ402）、
その後ユーザプログラムの実行処理へと移行する。
ユーザプログラム実行処理の基本は、よく知られている
ように、プログラムカウンタを＋１更新させながら、ユ
ーザプログラムメモリ405から各命令（例えばLD,AND,O
R,OUT,CNT,TIMなど）を読出すとともに、その解読結果
に応じて必要な論理演算等を行ない、その演算結果で入
出力メモリ404の出力データの書替を行なうものであ
る。
ように、プログラムカウンタを＋１更新させながら、ユ
ーザプログラムメモリ405から各命令（例えばLD,AND,O
R,OUT,CNT,TIMなど）を読出すとともに、その解読結果
に応じて必要な論理演算等を行ない、その演算結果で入
出力メモリ404の出力データの書替を行なうものであ
る。
従って、ユーザプログラムメモリから読出された命令が
（ステップ403）、高速カウンタ命令以外の命令であれ
ば（ステップ404否定）、該当命令の実行を行なった後
（ステップ405）、さらに次の命令読出へと移行する
（ステップ412,403）。
（ステップ403）、高速カウンタ命令以外の命令であれ
ば（ステップ404否定）、該当命令の実行を行なった後
（ステップ405）、さらに次の命令読出へと移行する
（ステップ412,403）。
これに対して、本発明に係る高速カウンタ命令（FUN9
8）が読出されると（ステップ404肯定）、直ちにワーキ
ングメモリ406内のフラグF1,F2の状態が参照される。
8）が読出されると（ステップ404肯定）、直ちにワーキ
ングメモリ406内のフラグF1,F2の状態が参照される。
ここで、第5A図，第5B図に示されるように、フラグF2は
外部のカウンタ408が桁上げ信号を発した時点で、割込
処理により“1"にセットされ、途方フラグF1は外部入力
端子（0001）にリセット信号が供給された時点で、割込
処理により“1"にセットされ、同時に高速カウンタの現
在値エリアCNT47も零にクリアされるようになされてい
る。
外部のカウンタ408が桁上げ信号を発した時点で、割込
処理により“1"にセットされ、途方フラグF1は外部入力
端子（0001）にリセット信号が供給された時点で、割込
処理により“1"にセットされ、同時に高速カウンタの現
在値エリアCNT47も零にクリアされるようになされてい
る。
なお、、第5B図の割込処理で、フラグF2をリセットする
のは、桁上げ入力よりもリセット入力を優先させるため
である。
のは、桁上げ入力よりもリセット入力を優先させるため
である。
一方メインプログラム側では、第4A図に示されるよう
に、フラグF1が“1"にセトされていた場合には（ステッ
プ406肯定）、入出力メモリの補助リレー接点フラグ181
0がオンされるのに対し、フラグF2が“1"にセットされ
ていれば（ステップ408肯定）、入出力メモリの桁上げ
フラグCNT47がオンされる。
に、フラグF1が“1"にセトされていた場合には（ステッ
プ406肯定）、入出力メモリの補助リレー接点フラグ181
0がオンされるのに対し、フラグF2が“1"にセットされ
ていれば（ステップ408肯定）、入出力メモリの桁上げ
フラグCNT47がオンされる。
すなわち、高速カウンタ命令が読出される以前に、リセ
ット信号が供給されていれば、入出力メモリの補助リレ
ー接点フラグ1810がオン状態となり、他方桁上げ信号が
供給されていれば、入出力メモリの桁上げフラグCNT47
がオンされるのである。
ット信号が供給されていれば、入出力メモリの補助リレ
ー接点フラグ1810がオン状態となり、他方桁上げ信号が
供給されていれば、入出力メモリの桁上げフラグCNT47
がオンされるのである。
他方、フラグF1,F2の何れも“0"であれば、補助リレー
接点フラグ1810,桁上げフラグCNT47に対する処理は何も
行なわない。
接点フラグ1810,桁上げフラグCNT47に対する処理は何も
行なわない。
続いて、ステップ410では、外部のハードウエアカウン
タ408のカウント値を、入出力メモリ内のカウンタ現在
値エリアCNT47へとリセットする（ステップ410）。
タ408のカウント値を、入出力メモリ内のカウンタ現在
値エリアCNT47へとリセットする（ステップ410）。
この処理によって、外部カウンタのカウント値を、常に
入出力メモリ内に保持することができるため、後述する
ユーザプログラムの実行に際し、この現在値データを利
用してCMP処理などを実行させることができる。
入出力メモリ内に保持することができるため、後述する
ユーザプログラムの実行に際し、この現在値データを利
用してCMP処理などを実行させることができる。
次いで、ステップ411では、公知のCMP処理を実行するこ
とによって、カウンタ現在値エリアCNT47のカウント値
が予め設定されたカウント値に達したか否かおよび大小
関係などの比較を行ない、その比較結果に応じて、第３
図に示されるように、入出力補助リレーエリアのリレー
接点フラグ（1907），（1906），（1905）を操作するの
である。
とによって、カウンタ現在値エリアCNT47のカウント値
が予め設定されたカウント値に達したか否かおよび大小
関係などの比較を行ない、その比較結果に応じて、第３
図に示されるように、入出力補助リレーエリアのリレー
接点フラグ（1907），（1906），（1905）を操作するの
である。
次いでユーサプログラムメモリの実行が全て終了すると
（ステップ412肯定）、続いて第4B図へ移って、フラグF
1の状態を再び参照する。
（ステップ412肯定）、続いて第4B図へ移って、フラグF
1の状態を再び参照する。
ここで、フラグF1が“1"であると判定されると（ステッ
プ413肯定）、フラグF1をクリアした後（ステップ41
4）、入出力メモリのリセット用補助リレー接点をオン
する（ステップ415）。
プ413肯定）、フラグF1をクリアした後（ステップ41
4）、入出力メモリのリセット用補助リレー接点をオン
する（ステップ415）。
これは、ユーザプログラム中で高速カウンタ命令が使用
されていない場合でも、リセット用補助リレー接点フラ
グ1810を使用可能にするためである。
されていない場合でも、リセット用補助リレー接点フラ
グ1810を使用可能にするためである。
また、フラグF1が“0"と判定されると（ステップ413否
定）、これは入出力メモリのリセット用補助リレー接点
フラグ1810を既にユーザプログラムの一巡実行以上オン
状態に保持したことを意味し、従って直ちに同補助リレ
ー接点フラグ1810をオフさせる（ステップ416）。
定）、これは入出力メモリのリセット用補助リレー接点
フラグ1810を既にユーザプログラムの一巡実行以上オン
状態に保持したことを意味し、従って直ちに同補助リレ
ー接点フラグ1810をオフさせる（ステップ416）。
このようにして、リセット用補助リレー接点フラグ1810
に対する操作が終了すると、続いてフラグF2の状態が再
び参照される。
に対する操作が終了すると、続いてフラグF2の状態が再
び参照される。
ここで、フラグF2が“1"と判定されると（ステップ417
肯定）、フラグF2をクリアさせた後（ステップ418）、
入出力メモリの桁上げフラグCNT47をオンさせる（ステ
ップ419）。
肯定）、フラグF2をクリアさせた後（ステップ418）、
入出力メモリの桁上げフラグCNT47をオンさせる（ステ
ップ419）。
これも同様に、ユーザプログラム中で高速カウンタ命令
が使用されなかった場合にも、桁上げ用補助リレーの接
点フラグをオンさせるためのものである。
が使用されなかった場合にも、桁上げ用補助リレーの接
点フラグをオンさせるためのものである。
また、フラグF2が“0"と判定されると（ステップ417否
定）、これは入出力メモリの桁上げ用補助リレー接点フ
ラグを既にユーザプログラムの少なくとも一巡実行の時
間以上オン状態に保持させることを意味し、従って直ち
に同補助リレー接点フラグCNT47をオフさせる。（ステ
ップ420）。
定）、これは入出力メモリの桁上げ用補助リレー接点フ
ラグを既にユーザプログラムの少なくとも一巡実行の時
間以上オン状態に保持させることを意味し、従って直ち
に同補助リレー接点フラグCNT47をオフさせる。（ステ
ップ420）。
このようにして、接点フラグ1810および桁上げフラグCN
T47に対する処理が終了すると、続いて通常の出力更新
処理に移り、書替が終了した出力データを入出力回路40
3から外部へと送出し（ステップ421）、また必要な周辺
機器サービスを実行した後（ステップ422）、以上の動
作を繰り返すわけである。
T47に対する処理が終了すると、続いて通常の出力更新
処理に移り、書替が終了した出力データを入出力回路40
3から外部へと送出し（ステップ421）、また必要な周辺
機器サービスを実行した後（ステップ422）、以上の動
作を繰り返すわけである。
すると、第６図に示されるように、入出力メモリの桁上
げ出力用補助リレー接点（CNT47）およびリセット用補
助リレー接点（1810）は、それぞれカウンタの桁上げ割
込，カウンタのリセット割込に応動して、少なくともユ
ーザプログラムの一巡実行の間だけオン状態に保持され
ることとなる。
げ出力用補助リレー接点（CNT47）およびリセット用補
助リレー接点（1810）は、それぞれカウンタの桁上げ割
込，カウンタのリセット割込に応動して、少なくともユ
ーザプログラムの一巡実行の間だけオン状態に保持され
ることとなる。
従って、第７図に示されるように、本発明で新たに設け
られた高速カウンタ命令（FUN98），桁上げ出力用補助
リレー接点（CNT47），リセット出力用補助リレー接点
（1810）を使用し、かつ在来のプログラム同期カウンタ
命令（CNTR）および比較命令（CMP）を利用すれば、極
めて簡単なプログラムによって、プログラム非同期カウ
ンタと、プログラム同期カウンタとの直列処理を実行す
ることができ、この種高速カウンタ機能を備えたプログ
ラマブル・コントローラの使い勝手を格段に向上させる
ことができるのである。
られた高速カウンタ命令（FUN98），桁上げ出力用補助
リレー接点（CNT47），リセット出力用補助リレー接点
（1810）を使用し、かつ在来のプログラム同期カウンタ
命令（CNTR）および比較命令（CMP）を利用すれば、極
めて簡単なプログラムによって、プログラム非同期カウ
ンタと、プログラム同期カウンタとの直列処理を実行す
ることができ、この種高速カウンタ機能を備えたプログ
ラマブル・コントローラの使い勝手を格段に向上させる
ことができるのである。
第１図は本発明に係るプログラマブル・コントローラの
外部接続図、第２図は同プログラマブル・コントローラ
の内部ハードウエア構成を示すブロック図、第３図は入
出力メモリの内部構成を示すメモリマップ、第4A図およ
び第4B図は、同プログラマブル・コントローラの制御用
システムプログラムの構成を示すフローチャート、第5A
図および第5B図は、それぞれ割込んで実行される制御プ
ログラムの構成を示すフローチャート、第６図は本発明
の作用を説明するタイムチャート、第７図は本発明に係
るプログラマブル・コントローラによるプログラミング
例を示すラダー図、第８図は従来の高速カウンタ機能付
プログラマブル・コントローラの一例を示すブロック
図、第９図は同プログラマブル・コントローラの外部接
続図、第10図は同プログラマブル・コントローラの入出
力番号割付図、第11図は同プログラマブル・コントロー
ラのプログラミング例を示すラダー図である。 （0000）……カウント入力用端子 （0001）……リセット入力用端子 401……CPU 408……カウンタ （1810）……リセット出力用補助リレー接点 （CNT47）……桁上げ出力用補助リレー接点
外部接続図、第２図は同プログラマブル・コントローラ
の内部ハードウエア構成を示すブロック図、第３図は入
出力メモリの内部構成を示すメモリマップ、第4A図およ
び第4B図は、同プログラマブル・コントローラの制御用
システムプログラムの構成を示すフローチャート、第5A
図および第5B図は、それぞれ割込んで実行される制御プ
ログラムの構成を示すフローチャート、第６図は本発明
の作用を説明するタイムチャート、第７図は本発明に係
るプログラマブル・コントローラによるプログラミング
例を示すラダー図、第８図は従来の高速カウンタ機能付
プログラマブル・コントローラの一例を示すブロック
図、第９図は同プログラマブル・コントローラの外部接
続図、第10図は同プログラマブル・コントローラの入出
力番号割付図、第11図は同プログラマブル・コントロー
ラのプログラミング例を示すラダー図である。 （0000）……カウント入力用端子 （0001）……リセット入力用端子 401……CPU 408……カウンタ （1810）……リセット出力用補助リレー接点 （CNT47）……桁上げ出力用補助リレー接点
Claims (2)
- 【請求項１】カウント入力用端子に供給されるパルス数
を、ユーザプログラムの実行とは非同期にカウントし
て、カウントオーバした際にはカウントオーバの出力を
行うとともに、リセット入力用端子に供給されるリセッ
ト信号でクリア制御される高速カウント命令用のカウン
タ回路と、 ユーザプログラムで使用可能な上記カウントオーバ出力
用の補助リレー接点フラグおよび上記リセット信号用の
補助リレー接点フラグが割付けられた入出力メモリと、 上記カウンタ回路のカウントオーバ出力に応動して、上
記入出力メモリに割付けられた上記カウントオーバ出力
用の補助リレー接点フラグを割込処理によりユーザプロ
グラムの少なくとも一巡実行の間だけオンさせるカウン
トオーバリレー駆動手段と、 リセット入力用端子にリセット信号が供給されるのに応
動して、上記入出力メモリに割付けられた上記リセット
信号用の補助リレー接点フラグを割込処理によりユーザ
プログラムの少なくとも一巡実行の間だけオンさせるリ
セットリレー駆動手段と、 を具備することを特徴とするプログラマブル・コントロ
ーラ。 - 【請求項２】ユーザプログラムから高速カウンタ命令が
読出されるのに応動して、カウンタ回路のカウント値
を、ユーザプログラムで参照可能なカウンタ現在値エリ
アに読込むとともに、リセット入力用端子にリセット信
号が供給されるのに応動して、同カウンタ現在値エリア
の内容をクリアすることを特徴とする特許請求の範囲第
１項に記載のプログラマブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099914A JPH0731526B2 (ja) | 1986-04-30 | 1986-04-30 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099914A JPH0731526B2 (ja) | 1986-04-30 | 1986-04-30 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62256102A JPS62256102A (ja) | 1987-11-07 |
| JPH0731526B2 true JPH0731526B2 (ja) | 1995-04-10 |
Family
ID=14260045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61099914A Expired - Fee Related JPH0731526B2 (ja) | 1986-04-30 | 1986-04-30 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731526B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2415631A1 (en) | 2010-07-30 | 2012-02-08 | Nihon Technica Co. Ltd | Supporting structure of headrest bracket |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250103A (ja) * | 1988-12-01 | 1990-10-05 | Keyence Corp | プログラマブル・コントローラのカウンタ命令実行方式 |
| JPH081561B2 (ja) * | 1988-12-02 | 1996-01-10 | 株式会社キーエンス | プログラマブルコントローラ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128892A (en) * | 1977-09-07 | 1978-12-05 | Fairchild Camera And Instrument Corporation | Pulse width measurement circuitry |
| JPS54130777A (en) * | 1978-03-31 | 1979-10-11 | Toyoda Mach Works Ltd | Sequential controller |
| JPS57156906A (en) * | 1981-03-20 | 1982-09-28 | Nec Corp | Automated warehouse |
-
1986
- 1986-04-30 JP JP61099914A patent/JPH0731526B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2415631A1 (en) | 2010-07-30 | 2012-02-08 | Nihon Technica Co. Ltd | Supporting structure of headrest bracket |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62256102A (ja) | 1987-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |