JPS5942334B2 - マイクロコンピュ−タの入出力回路 - Google Patents
マイクロコンピュ−タの入出力回路Info
- Publication number
- JPS5942334B2 JPS5942334B2 JP55178334A JP17833480A JPS5942334B2 JP S5942334 B2 JPS5942334 B2 JP S5942334B2 JP 55178334 A JP55178334 A JP 55178334A JP 17833480 A JP17833480 A JP 17833480A JP S5942334 B2 JPS5942334 B2 JP S5942334B2
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- JP
- Japan
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- input
- output
- circuit
- gate
- signal
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は入力と出力とを共通に行なえ得る端子を有する
マイクロコンピュータの入出力回路に関し、特に入力時
に於いてパルス性の入力信号が印加された時それを入力
する機能を有するものに関する。
マイクロコンピュータの入出力回路に関し、特に入力時
に於いてパルス性の入力信号が印加された時それを入力
する機能を有するものに関する。
一般にマイクロコンピュータはプログラムメモリに記憶
されたプログラムの実行に依り、入力端子に印加された
データを入力して演算論理ユニット（ＡＬＵ）等で演算
し、その結果をレジスタ等に格納したり、バスラインを
介して出力端子に出力したりすることを基本動作とする
ものであり、その他色々な機能を活用することに依り幅
広く利用できる特徴を有している。
されたプログラムの実行に依り、入力端子に印加された
データを入力して演算論理ユニット（ＡＬＵ）等で演算
し、その結果をレジスタ等に格納したり、バスラインを
介して出力端子に出力したりすることを基本動作とする
ものであり、その他色々な機能を活用することに依り幅
広く利用できる特徴を有している。
またこの様なマイクロコンピュータに於いては入力と出
力とを共通に行なえ得る入出力端子を有しており、第１
図にその入出力回路を示す。第１図に於いて、バスライ
ン１は４ビットから成り、バスライン１の各ビットは出
力命令に依つて生じる信号ＬＩＯで制御されるＡＮＤゲ
ート２を介して記憶回路３の入力Ｄに印加され、記憶回
路３の出力Ｑは各々対応する入出力端子ａ０〜ａ３にバ
ッファ４を介して印加される。
力とを共通に行なえ得る入出力端子を有しており、第１
図にその入出力回路を示す。第１図に於いて、バスライ
ン１は４ビットから成り、バスライン１の各ビットは出
力命令に依つて生じる信号ＬＩＯで制御されるＡＮＤゲ
ート２を介して記憶回路３の入力Ｄに印加され、記憶回
路３の出力Ｑは各々対応する入出力端子ａ０〜ａ３にバ
ッファ４を介して印加される。
また入出力端子ａ０〜ａ３は入力命令に依つて生じる信
号ＡＩＯで湘脚されるＡＮＤゲート５に各々接続され、
ＡＮＤゲート５の出力はバスライン１の各ビットに接続
される。この様な入出力回路に於いて、例えばＡＬＵ６
で演算された結果を出力する場合、出力命令が実行され
ると信号ＬＩＯが″１゛レベルとなつてＡＮＤゲート２
が導通状態となり、ＡＬＵ６からバスライン１に送出さ
れたデータの各ビットはＡＮＤゲート２を介して記憶回
路３に記憶され、その記憶内容はバッファ４を介して各
各入出力端子ａ０〜ａ３に出力される。一方入出力端子
ａ０〜ａ３に印加されたデータを入力する場合、入力命
令に依つて信号ＡＩＯが″１゛レベルとなつてＡＮＤゲ
ート５が導電状態になり、入出力端子Ａ。−Ａ３に印加
されたデータはＡＮＤゲート５を介して各々バスライン
１の各ビツトに送出される。この時人出力端子Ａ。−Ａ
３に印加されるデータが非常に短かいパルスである場合
、そのパルス期間内に入力命令が実行されればパルス性
のデータを入力することができるが、パルス期間内に入
力命令を実行する様プログラムすることは不可能であり
また入力命令の実行を連続することもできないので、実
質的にパルス性のデータを入力することはできなかつた
。ただ入力にラツチ回路を設はパルスを一度ラツチ回路
に記憶させた後人力命令に依つてラツチ回路の出力を入
力することに依つて可能となるが、この場合にはラツチ
回路の増設に加えて、ラツチ回路をりセツトする命令を
新しく作らなければならず、またその命令をデコードす
るデコーダも追加しなければならず素子数が増加する欠
点がある。本発明は上述した点に鑑みて為されたもので
あり、特別な命令を増設することなく、パルス性のデー
タを入力できる様にしたマイクロコンピユータの入出力
回路を提供するものである。
号ＡＩＯで湘脚されるＡＮＤゲート５に各々接続され、
ＡＮＤゲート５の出力はバスライン１の各ビットに接続
される。この様な入出力回路に於いて、例えばＡＬＵ６
で演算された結果を出力する場合、出力命令が実行され
ると信号ＬＩＯが″１゛レベルとなつてＡＮＤゲート２
が導通状態となり、ＡＬＵ６からバスライン１に送出さ
れたデータの各ビットはＡＮＤゲート２を介して記憶回
路３に記憶され、その記憶内容はバッファ４を介して各
各入出力端子ａ０〜ａ３に出力される。一方入出力端子
ａ０〜ａ３に印加されたデータを入力する場合、入力命
令に依つて信号ＡＩＯが″１゛レベルとなつてＡＮＤゲ
ート５が導電状態になり、入出力端子Ａ。−Ａ３に印加
されたデータはＡＮＤゲート５を介して各々バスライン
１の各ビツトに送出される。この時人出力端子Ａ。−Ａ
３に印加されるデータが非常に短かいパルスである場合
、そのパルス期間内に入力命令が実行されればパルス性
のデータを入力することができるが、パルス期間内に入
力命令を実行する様プログラムすることは不可能であり
また入力命令の実行を連続することもできないので、実
質的にパルス性のデータを入力することはできなかつた
。ただ入力にラツチ回路を設はパルスを一度ラツチ回路
に記憶させた後人力命令に依つてラツチ回路の出力を入
力することに依つて可能となるが、この場合にはラツチ
回路の増設に加えて、ラツチ回路をりセツトする命令を
新しく作らなければならず、またその命令をデコードす
るデコーダも追加しなければならず素子数が増加する欠
点がある。本発明は上述した点に鑑みて為されたもので
あり、特別な命令を増設することなく、パルス性のデー
タを入力できる様にしたマイクロコンピユータの入出力
回路を提供するものである。
以下図面を参照して本発明を詳述する。第２図は本発明
の実施例を示す回路図であり、７は４ビツトから成るバ
スライン、８はセツト端子付の記憶回路、９はバツフア
、１０，１１，１２はＡＮＤゲート、１３はＡＬＵであ
る。
の実施例を示す回路図であり、７は４ビツトから成るバ
スライン、８はセツト端子付の記憶回路、９はバツフア
、１０，１１，１２はＡＮＤゲート、１３はＡＬＵであ
る。
４ビツトから成るバスライン７はマイクロコンピユータ
内の各回路間及び入力あるいは出力回路間のデータ転送
を行なうものであり、本実施例の入出力回路に於いては
、バスライン７の各ビツトは対応するＡＮＤゲート１０
の入力に各々接続されており、またＡＮＤゲート１０に
は出力命令の実行時に″１ゞレベルとなる信号ＬＩＯが
印加され、更にＡＮＤゲート１０の出力は記憶回路８の
入力Ｄに各々接続されている。
内の各回路間及び入力あるいは出力回路間のデータ転送
を行なうものであり、本実施例の入出力回路に於いては
、バスライン７の各ビツトは対応するＡＮＤゲート１０
の入力に各々接続されており、またＡＮＤゲート１０に
は出力命令の実行時に″１ゞレベルとなる信号ＬＩＯが
印加され、更にＡＮＤゲート１０の出力は記憶回路８の
入力Ｄに各々接続されている。
記憶回路８の出力Ｑは各々バツフア９を介して入出力端
子Ａ。−Ａ３に接続され、入出力端子Ａ。−Ａ３は各々
ＡＮＤゲート１１，１２の入力に接続される。ＡＮＤゲ
ート１１の他方の入力には入力命令の実行時に″１″レ
ベルとなる信号ＡＩＯが接続され、その出力はバスライ
ン７の各ビツトに接続される。一方ＡＮＤゲート１２の
他方の入力にはノーマル入力とラツチ入力とを切換える
信号ＬＳが印加され、またＡＮＤゲート１２の出力は各
々記憶回路８の）セツト端子Ｓに接続されている。
子Ａ。−Ａ３に接続され、入出力端子Ａ。−Ａ３は各々
ＡＮＤゲート１１，１２の入力に接続される。ＡＮＤゲ
ート１１の他方の入力には入力命令の実行時に″１″レ
ベルとなる信号ＡＩＯが接続され、その出力はバスライ
ン７の各ビツトに接続される。一方ＡＮＤゲート１２の
他方の入力にはノーマル入力とラツチ入力とを切換える
信号ＬＳが印加され、またＡＮＤゲート１２の出力は各
々記憶回路８の）セツト端子Ｓに接続されている。
ここでノーマル入力とは従来と全く同じ入力方法であり
、入出力端子Ａ。−Ａ３に印加されるデータが十分に長
いパルス期間を有し入力命令のみで直接入力することが
できる場合であり、ラツチ入力とは非常に短いパルス期
間であり、一度記憶させてから入力する場合をいう。次
に動作を説明する。
、入出力端子Ａ。−Ａ３に印加されるデータが十分に長
いパルス期間を有し入力命令のみで直接入力することが
できる場合であり、ラツチ入力とは非常に短いパルス期
間であり、一度記憶させてから入力する場合をいう。次
に動作を説明する。
先ず例えばバスライン７に接続されたＡＬＵｌ３の演算
結果を入出力端子ＡＯ−Ａ３に出力する場合は従来と全
く同様に、出力命令が実行されることに依り信号ＬＩＯ
が２１ゝ１となりＡＮＤゲート１０が導通状態となり、
バスライン７にＡＬＵｌ３から送出されたデータがＡＮ
Ｄゲート１０を介して記憶回路８に各々記憶され、その
記憶内容が各々出力Ｑからバツフア９を介して入出力端
子Ａ。−Ａ３に出力される。この時信号ＬＳが″１′レ
ベルにあつてラツチ入力が選択されているとするとＡＮ
Ｄゲート１２は導通状態に有り入出力端子Ａ。−Ａ３に
出力された信号がセツト端子Ｓにも印加されるが、記憶
回路８が″１ゞを記憶している時はセツト端子Ｓに″１
ゞレベル、″ｏゞを記憶している場合にはセツト端子Ｓ
に″ｏゞレベルが印加されるため記憶内容が変化するこ
とは無い。一方入出力端子Ａ。−Ａ３への出力が反転さ
れている場合にはＡＮＤゲート１２の出力はりセツト端
子に接続すれば良い。次に入出力端子Ａ。
結果を入出力端子ＡＯ−Ａ３に出力する場合は従来と全
く同様に、出力命令が実行されることに依り信号ＬＩＯ
が２１ゝ１となりＡＮＤゲート１０が導通状態となり、
バスライン７にＡＬＵｌ３から送出されたデータがＡＮ
Ｄゲート１０を介して記憶回路８に各々記憶され、その
記憶内容が各々出力Ｑからバツフア９を介して入出力端
子Ａ。−Ａ３に出力される。この時信号ＬＳが″１′レ
ベルにあつてラツチ入力が選択されているとするとＡＮ
Ｄゲート１２は導通状態に有り入出力端子Ａ。−Ａ３に
出力された信号がセツト端子Ｓにも印加されるが、記憶
回路８が″１ゞを記憶している時はセツト端子Ｓに″１
ゞレベル、″ｏゞを記憶している場合にはセツト端子Ｓ
に″ｏゞレベルが印加されるため記憶内容が変化するこ
とは無い。一方入出力端子Ａ。−Ａ３への出力が反転さ
れている場合にはＡＮＤゲート１２の出力はりセツト端
子に接続すれば良い。次に入出力端子Ａ。
−Ａ３に印加されたデータを入力する場合、ノーマル入
力の時、即ちデータの信号が十分なパルス期間を有する
時、信号ＬＳは″０ゞにしておき、入力命令が実行され
ると信号ＡＩＯが７１ゞレベルとなり、ＡＮＤゲート１
１が導通状態となつて、入出力端子Ａ。−Ａ３に印加さ
れたデータがＡＮＤゲート１１を介してバスライン７に
印加される。一方非常に短かいパルスのデータを入力す
るラツチ入力の時、信号ＬＳは″１ゞレベルとしてＡＮ
Ｄゲート１２を導通状態にしておく。
力の時、即ちデータの信号が十分なパルス期間を有する
時、信号ＬＳは″０ゞにしておき、入力命令が実行され
ると信号ＡＩＯが７１ゞレベルとなり、ＡＮＤゲート１
１が導通状態となつて、入出力端子Ａ。−Ａ３に印加さ
れたデータがＡＮＤゲート１１を介してバスライン７に
印加される。一方非常に短かいパルスのデータを入力す
るラツチ入力の時、信号ＬＳは″１ゞレベルとしてＡＮ
Ｄゲート１２を導通状態にしておく。
先ず出力命令に依つて記憶回路８にＴＯゞを記憶させる
。即ちアキユームレータ（図示せず）あるいはレジスタ
（図示せず）等から４ビツト共にＩＯゞレベルのデータ
をバスライン７に送出し、信号ＬＩＯが７１ゞとなつて
導通したＡＮＤゲート１０を介して記憶回路８に各々″
Ｏゞを記憶させる。即ち記憶回路８がりセツトされた状
態となる。この状態で他の命令を実行している間に入出
力端子ＡＯ〜Ａ３に印加されたデータ信号が非常に短い
期間で″１ゞレベルとなると、この″１ゞレベルの信号
はＡＮＤゲート１２を介して記憶回路８をセツト状態に
する。従つて記憶回路８には″１ゞが記憶され、出力Ｑ
から″１″レベルがバツフア９を介してＡＮＤゲート１
１に印加され続けられる。そこで定期的に入力命令を実
行すると記憶回路８に記憶された７１ＳレベルがＡＮＤ
ゲート１１を介してバスライン７に入力されるのである
。またバスライン７に入力されたデータを所定処理した
後、再び″ｏゞレベルをバスライン７に送出し出力命令
に依つて記憶回路８に″０ゞを記憶させる。定期的に入
力命令を実行する場合、その間隔は印加されるデータの
パルスとパルスとの間隔より短かくしなければならない
。また定期的に入力命令を実行しない場合には、各入出
力端子Ａ。−Ａ３の論理和を作り、パルスが入力された
時論理和出力が外部に設けたラツチ回路をセツトする様
構成し、そのラツチ回路の出力をマイクロコンピユータ
の割込み端子に印加し、割込み処理に依つて入力命令及
び記憶回路８に″Ｏゞを記憶させる出力命令を実行する
様にしても良い。尚ＡＮＤゲート１２を制御する信号Ｌ
Ｓは外部から印加しても良いし、また内部の信号を利用
することもできる。この様に入出力端子Ａ。
。即ちアキユームレータ（図示せず）あるいはレジスタ
（図示せず）等から４ビツト共にＩＯゞレベルのデータ
をバスライン７に送出し、信号ＬＩＯが７１ゞとなつて
導通したＡＮＤゲート１０を介して記憶回路８に各々″
Ｏゞを記憶させる。即ち記憶回路８がりセツトされた状
態となる。この状態で他の命令を実行している間に入出
力端子ＡＯ〜Ａ３に印加されたデータ信号が非常に短い
期間で″１ゞレベルとなると、この″１ゞレベルの信号
はＡＮＤゲート１２を介して記憶回路８をセツト状態に
する。従つて記憶回路８には″１ゞが記憶され、出力Ｑ
から″１″レベルがバツフア９を介してＡＮＤゲート１
１に印加され続けられる。そこで定期的に入力命令を実
行すると記憶回路８に記憶された７１ＳレベルがＡＮＤ
ゲート１１を介してバスライン７に入力されるのである
。またバスライン７に入力されたデータを所定処理した
後、再び″ｏゞレベルをバスライン７に送出し出力命令
に依つて記憶回路８に″０ゞを記憶させる。定期的に入
力命令を実行する場合、その間隔は印加されるデータの
パルスとパルスとの間隔より短かくしなければならない
。また定期的に入力命令を実行しない場合には、各入出
力端子Ａ。−Ａ３の論理和を作り、パルスが入力された
時論理和出力が外部に設けたラツチ回路をセツトする様
構成し、そのラツチ回路の出力をマイクロコンピユータ
の割込み端子に印加し、割込み処理に依つて入力命令及
び記憶回路８に″Ｏゞを記憶させる出力命令を実行する
様にしても良い。尚ＡＮＤゲート１２を制御する信号Ｌ
Ｓは外部から印加しても良いし、また内部の信号を利用
することもできる。この様に入出力端子Ａ。
−Ａ３に出力するデータを記憶する記憶回路８にセツト
端子Ｓを設け、ノーマル入力とラツチ入力とを切換える
信号ＬＳで制御されるＡＮＤゲート１２を介してパルス
性の信号をセツト端子Ｓに印加することに依り、データ
を記憶でき従来の入力命令及び出力命令のみでバスライ
ン７に入力することができるのである。上述の如く本発
明に依れば新しく命令を作ることなく従来の入力命令及
び出力命令を利用でき、簡単なゲート回路の追加のみで
実施することができるので素子数が増加することなく、
マイクロコンピュータの機能を向上することができ、幅
広い活用が期待できるものである。
端子Ｓを設け、ノーマル入力とラツチ入力とを切換える
信号ＬＳで制御されるＡＮＤゲート１２を介してパルス
性の信号をセツト端子Ｓに印加することに依り、データ
を記憶でき従来の入力命令及び出力命令のみでバスライ
ン７に入力することができるのである。上述の如く本発
明に依れば新しく命令を作ることなく従来の入力命令及
び出力命令を利用でき、簡単なゲート回路の追加のみで
実施することができるので素子数が増加することなく、
マイクロコンピュータの機能を向上することができ、幅
広い活用が期待できるものである。
第１図は従来例を示す回路図、第２図は本発明の実施例
を示す回路図である。
を示す回路図である。
Claims (1)
- １ バスラインに送出されたデータを、出力命令実行時
に発生する信号で制御されるゲートを介して記憶回路に
記憶させ、該記憶回路の出力を対応する入出力端子から
出力する出力状態と、入力命令実行時に発生する信号で
制御されるゲートを介して、前記入出力端子に印加され
た信号を前記バスラインに取り込む入力状態とを有する
マイクロコンピュータの入出力回路に於いて、マイクロ
コンピュータの内部信号で制御され、前記入出力端子に
印加された信号を前記記憶回路のセット端子あるいはリ
セット端子に印加するゲート回路を各各の前記記憶回路
に対応して設け、前記入出力端子に印加されたパルス状
の信号を前記記憶回路に記憶した後、前記バスラインに
転送することを特徴とするマイクロコンピュータの入出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55178334A JPS5942334B2 (ja) | 1980-12-16 | 1980-12-16 | マイクロコンピュ−タの入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55178334A JPS5942334B2 (ja) | 1980-12-16 | 1980-12-16 | マイクロコンピュ−タの入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101927A JPS57101927A (en) | 1982-06-24 |
| JPS5942334B2 true JPS5942334B2 (ja) | 1984-10-15 |
Family
ID=16046668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55178334A Expired JPS5942334B2 (ja) | 1980-12-16 | 1980-12-16 | マイクロコンピュ−タの入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942334B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0123646B2 (ja) * | 1984-10-27 | 1989-05-08 | Mazda Motor |
-
1980
- 1980-12-16 JP JP55178334A patent/JPS5942334B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0123646B2 (ja) * | 1984-10-27 | 1989-05-08 | Mazda Motor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57101927A (en) | 1982-06-24 |
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