JPS6127786B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はコンピユータを基礎にしたフイールド
メンテナンスプロセツサにおいてデータバスの制
御権を互いに主張できる複数の回路間のインター
フエース用バツフア回路に関する。 〔従来技術〕 米国特許第4194113号は「誘導プローブ」
（guided probe）接近装置を用いるデイジタル回
路及びその絶縁不良試験装置を開示している。こ
の装置を実施した試験装置はますます普及して来
たので、この明細書で「フイールドメンテナンス
プロセツサ」（field maintenance processor）と
呼ぶような試験装置を低コストで提供することが
要望されるようになつて来た。フイールドメンテ
ナンスプロセツサ（FMP）は誘導プローブ試験
オペレーシヨンを実行し得るし、他の種々の目的
にも用いられ得る汎用のマイクロコンピユータを
含んでいる。しかし汎用のマイクロコンピユータ
を「フイールド試験」するための種々のデイジタ
ル装置にインターフエースするために、試験中の
デイジタル回路をフイールドメンテナンスプロセ
ツサに接続することを容易にする「デバイススペ
シフイツクアダプタ」（device specific
adaptor）と称する適切な「顧客仕様」回路を必
要とする。試験中のデイジタル回路はフイールド
メンテナンスプロセツサの内部データバス及び又
はアドレスバスの「制御権を取る」ことができる
複雑なコンピユータを基礎にした製品で構成され
得る。デバイススペシフイツクアダプタはこれを
フイールドメンテナンスプロセツサに物理的に易
くする「プラグ型コネクタ」を必要とする。 フイールドメンテナンスプロセツサのユーザは
特定の試験結果を疑うべき理由を持つていないの
で、非常に高い動作上の信頼性をもつフイールド
メンテナンスプロセツサを製作することが非常に
重要である。しかしフイールドメンテナンスプロ
セツサの販売者は、「フイールド試験される」べ
き製品とフイールドメンテナンスプロセツサとの
間をインターフエースさせるデバイススペシフイ
ツクアダプタをしばしば自分自身で設計する。自
分自身でデバイススペシフイツクアダプタを設計
している回路設計者はフイールドメンテナンスプ
ロセツサの種々のタイミング条件（通常は全く不
変である）を時々無視することがあり得る。「顧
客仕様」（customer designed）のデバイススペ
シフイツクアダプタに非常に長い時間の間FMP
バスを制御させるような場合には、デバイススペ
シフイツクアダプタが内部FMPバスを制御して
いる間にフイールドメンテナンスプロセツサが迅
速にダイナミツクメモリを更新することができな
いので、フイールドメンテナンスプロセツサのダ
イナミツクメモリに記憶されているデータを失う
ことにより予期せぬ不都合を生じるおそれがあ
る。 デバイススペシフイツクアダプタがFMP内部
バスの制御権を取るようにするためには、デバイ
ススペシフイツクアダプタが内部FMPバスの制
御権を主張してFMPバスが使用可能か否かを決
定することが必要である。このことはフイールド
メンテナンスプロセツサ及びデバイススペシフイ
ツクアダプタに内蔵されている全ての回路に分配
されているバスリクエスト信号路（これはデータ
バスの制御を主張できるものである）をモニタす
ることによつて通常なし得る。またフイールドメ
ンテナンスプロセツサに含まれているマイクロプ
ロセツサの全ての端子が電気的に絶縁されている
か又は、マイクロプロセツサ又は他の回路に静電
気が導通され得るプラグ型コネクタから有効に
「バツフアされる」ことが非常に重要であり、そ
の理由はかかる静電気はマイクロプロセツサIC
チツプ及びかかるバツフアが用意されなければコ
ネクタ端子に接続された他の回路を破壊するおそ
れがあるからである。ポピユラーなマイクロプロ
セツサ装置ICはバスリクエスト端子を低い電圧
レベルに駆動することによりバスリクエスト端子
の制御権を主張し、バスリクエスト端子の状態が
高いレベルになることを内部的にモニタできるよ
うになされている。しかしこの種の回路例えば
Z80DMA（ダイレクトメモリアドレス）ICは分離
された信号路に出力信号を発生して回路がバスリ
クエスト端子をモニタしているか又は駆動してい
るかどうかを表示するようにはなされていない。
このことは静電破壊効果に対して上述の効果的な
電気的絶縁を要求するバツフア回路を得ることを
困難にさせている。 〔目的〕 従つて本発明の目的はICのバスリクエスト端
子を装置のデータバスの制御権を主張できる全て
の回路に結合されたバスリクエスト信号路から有
効にバツフアするためのバツフア回路を提供する
ことである。 〔本発明の概要〕 簡単に言つて１つの実施例において、本発明は
プロセツサ、データバス、少くとも１つの他の回
路のようなDMA（ダイレクトメモリアクセス）
回路を含み、これらのDMA回路がデータバスの
制御権を主張できるようになされた装置のメイン
バスリクエスト信号路を電気的に絶縁するバツフ
ア回路を提供する。本発明の実施例においては、
バツフア回路はDMA回路がバスリクエスト端子
の状態をモニタしていることを表わす論理「１」
信号を記憶するフリツプフロツプ回路を含む。本
発明の実施例において、DMA回路は、装置内の
他の回路がデータバスの制御権を主張しているか
否かを決定するためにバスリクエスト端子の状態
をDMA回路がモニタしているか、又はDMA回路
がデータバスの制御権を主張するためにバスリク
エスト端子を駆動しているかを表示するにつき、
バスリクエスト端子以外の端子には信号を発生し
ないようになされている。本発明の実施例におい
て、フリツプフロツプ回路はＱ出力をもつＪ―Ｋ
フリツプフロツプ回路でなる。DMA回路のバス
リクエスト端子はＪ入力及び第１の２入力AND
ゲートの一方の入力に接続され、このANDゲー
トの出力がＫ入力に接続されている。第１の
ANDゲートの他方の出力はインバータによつて
メインバスリクエスト信号路に結合され、このメ
インバスリクエスト信号路はデータバスが使用可
能であるときに論理「０」に維持されている。デ
ータバスが使用可能のとき、論理「１」がDMA
回路によつてバスリクエスト端子に強制的に与え
られてデータバスの制御権を主張するようになさ
れ、またメインバスリクエスト信号路の論理
「１」及び論理「０」を結合させることによつて
フリツプフロツプ回路をリセツトするようになさ
れ、このフリツプフロツプ回路のＱ出力は、入力
を接地線に接続すると共に出力をメインバスリク
エスト信号路に接続してなる第１の３ステートバ
ツフア回路の負論理のイネーブル入力端に結合さ
れ、これによりメインバスリクエスト信号路に論
理「１」を強制的に与えるようになされている。
DMA回路がバスリクエスト端子を解除したと
き、論理「１」がフリツプフロツプ回路のＪ入力
に供給されてモニタ状態を形成させる。第２の２
入力ANDゲートはフリツプフロツプ回路のＱ出
力に接続された一方の入力と、メインバスリクエ
スト信号路に結合された他方の入力とを有する。
第２のANDゲートの出力は第２の３ステートバ
ツフア回路の負論理のイネーブル入力に接続さ
れ、このバツフア回路の入力は接地線に接続さ
れ、また出力はDMA回路のバスリクエスト端子
に接続されている。フリツプフロツプ回路が論理
「１」状態になつてDMA回路によつてモニタがさ
れていることを表わしているとき、メインバスリ
クエスト信号路の論理レベルはSMA回路のバス
リクエスト端子に再生される。 〔実施例〕 以下図面について本発明に依る一実施例を詳述
する。 第１Ａ図において、１はこの明細書において援
用された米国特許第4194113号に引用された誘導
プローブ型絶縁不良技術を実施することにより構
成された複雑なデイジタル電子製品をフイールド
試験するために用い得るフイールドメンテナンス
プロセツサ（FMP）を示している。第１Ａ図に
示すようにフイールドメンテナンスプロセツサ１
はDSA（デバイススペシフイツクアダプタ）キ
ヤビテイと称するキヤビテイ２を含み、このキヤ
ビテイ内には試験中の組品（PUT）とフイール
ドメンテナンスプロセツサ１との間をインターフ
エイスするために最大４つのデバイススペシフイ
ツクアダプタ（DSA）モジユールをプラグイン
できるようになされている。ここでDSAコネク
タと称するコネクタ（第１Ａ図には図示せず）が
DSAキヤビテイ２の最も深い部分に配設されて
上述のデバイススペシフイツクアダプタのプリン
ト回路カードの縁部コネクタを受けるようになさ
れている。 第１Ｂ図において、符号１は上述のフイールド
メンテナンスプロセツサを示し、また符号２は上
述のフイールドメンテナンスプロセツサ１の
DSAキヤビテイを示す。符号１０は上述のDSA
コネクタを示すDSAコネクタ１０は差込むこと
ができる４つのデバイススペシフイツクアダプタ
と同じ数の縁部コネクタ「端子ストリツプ」に接
続されている。また各DSAコネクタ端子ストリ
ツプはDSAバス１１〜１３′の対応する導体に接
続されている。DSAバス１１′〜１３′は双方向
バツフア回路２９の対応する端子に接続され、バ
ツフア回路２９は74LS245型のICバストランシー
バによつて容易に得ることができる。DSAバツ
フア２９の対応する端子はこの明細書で「Z80バ
ス」と称する「内部」バス１１〜１３の対応する
端子に接続されている。内部バス１１〜１３は双
方向アドレスバス及び双方向データバスラインを
含む。 第１Ｂ図において、符号１６はフイールドメン
テナンスプロセツサ１によつて試験中の製品
（PUT）を示す。典型的な例として試験中の製品
は共にZ80バスの制御をし得るプロセツサ及び直
接メモリアドレス（DMA）回路のような回路を
含み得る。試験中の製品１６は複数のデバイスス
ペシフイツクアダプタ３０′及び試験中の製品間
に種々の信号を伝達する「ユーザバス」１８につ
てデバイススペシフイツクアダプタ３０′に結合
されている。もし必要ならば製品インターフエー
スモジユール（PPIM）がユーザバス１８と試験
中の製品１６との間に接続され得る。（例えば、
ユーザにとつては特定のデバイススペシフイツク
アダプタ又はこれを集めた群を設計してフイール
ドメンテナンスプロセツサ１及び関連製品の全
「フアミリー」間をインターフエースすることが
望ましいと考え得、ここで関連製品はそれぞれ異
なり、かつ対象とするデバイススペシフイツクア
ダプタに対していくらか異なるインターフエース
を必要としている。この実施例の場合、ユーザバ
ス１８と製品フアミリーの種々の製品との間をイ
ンターフエースするように異なる多数のPIMを用
意することが好適である。 使用に際してフイールドメンテナンスプロセツ
サ１はユーザバス１８と試験中のデイジタル製品
との間をインターフエースするデバイススペシフ
イツクアダプタ３０′をユーザが設計できるよう
にし、そして被試験デイジタル製品が誘導プロー
ブ又はフイールドメンテナンスプロセツサ１のメ
モリ内に記憶された適宜の試験アルゴリズムを用
いて試験される。フイールドメンテナンスプロセ
ツサ１によつて記憶、実行されるアルゴリズムに
ついての詳細については、1980年３月18日に特許
された米国特許第4194191号及び1979年11月20に
特許された米国特許第4174805号（これらの特許
はこの明細書において参照されている）に開示さ
れている。 デバイススペシフイツクアダプタ回路３０′の
機能は、DASバス１１′〜１３′から受けてユー
ザバス１８へ伝送する信号に関して必要なオペレ
ーシヨンを実行する「パーソナリテイ回路」とし
て機能し、また逆に情報がフイールドメンテナン
スプロセツサ及び製品間に受け渡されることを許
容するものであれば良い。 第１Ｃ図において、フイールドメンテナンスプ
ロセツサ１はマイクロコンピユータ３を含み、こ
のマイクロコンピユータ３はZ80型ICでなる８ビ
ツトマイクロプロセツサによつて構成し得る。モ
ステク社（Mostek，Inc.）によつて製造された
マイクロプロセツサ３の部分はMK3380―４型の
Ｎチヤネル８ビツトマイクロプロセツサである。
またフイールドメンテナンスプロセツサ１はダイ
レクトメモリアドレス（DMA）回路５を含み、
この回路５はモステク社のMK3883―４型DMA
ICによつて構成できる。またフイールドメンテ
ナンスプロセツサ１はほぼ128Kバイトのダイナ
ミツクメモリ７を含み、このメモリ７は複数のモ
ステク社のMK4116型MOSダイナミツクRAM IC
によつて構成できる。さらにフイールドメンテナ
ンスプロセツサ１はパラレル入出力（PLO）回
路９を含み、この回路９はモステク社のMK3881
―4PIO ICによつて構成できる。 16線のアドレスバス１３はマイクロプロセツサ
３のアドレス出力ボート、DMA回路５及びダイ
ナミツクメモリ７のアドレス入力ボートに接続さ
れている。双方向８ビツトデータバスの各信号路
はマイクロプロセツサ３、DMA回路５、ダイナ
ミツクメモリ７及びPIO回路９の８つのデータ端
子の対応する端子にそれぞれ接続される。割込み
リクエストライン１５はマイクロプロセツサ３の
IRQ入力及びPIO回路９のIRQ出力に接続されて
いる。 「ウエート」信号路１９はそれぞれマイクロプ
ロセツサ３及びDMA回路５のWAIT入力端子に
接続されている。双方向データバス１１の８本の
導体は双方向バツフア回路２９Ａの対応する端子
に接続され、回路２９Ａはテキサスインスツルメ
ンツ社（Texas Instruments）及びその他で制造
された74LS245型バストランシーバICによつて構
成できる。各双方向バツフア回路はDSAデータ
バス１１′の対応するラインに接続されている。
同様にアドレスバス１３の導体はDSAアドレス
バス１３′の対応する導体に双方向バツフア回路
（符号２９Ｂによつて集合的に画かれている）に
よつて接続されている。フイールドメンテナンス
プロセツサ１及びデバイススペシフイツクアダプ
タ３０間の全ての接続は上述のDSAコネクタ
（第１Ｂ図において符号１０によつて示され、ま
た第１Ｃ図のブロツク２９Ａ―Ｃ内に組合まれて
いる）によつて作られている。文字「DSA」は
DSバツフア回路２９Ａ，２９Ｂ，２９Ｃの「デ
バイススペシフイツクアダプタ側」及びコネクタ
の各導体の名称に添附されている。 第１Ｃ図において、デバイススペシフイツクア
ダプタ３０はアドレスデコーダ３１を含んでい
る。アドレスデコーダ３１は例えばモノリシツク
メモリーズ社（Monolithic Memories，Inc.）に
よつて製造されたPAL16L4プログラマブルアレ
イロジツクICでなる適宜のデコーダ回路によつ
て容易に構成することができる。アドレスデコー
ダ３１のブロツク３１′は信号路２８ＣにDSA
WAIT信号を発生するためのタイマ回路（図示は
しないが当業者によつて容易に構成できる）を含
んでなる。マイクロプロセツサ３によつてアクセ
スされた記憶位置が250〔ns〕より大きいアクセ
ス時間をもつ場合、タイマ回路３１′はDSA
WAIT信号を発生し、このウエート信号はインバ
ータ回路２８Ｂによつて反転されて信号路２８Ａ
上にDSA WAIT信号を生じさせる。タイマ回路
の変形が当業者によつて容易になされ得、これに
より上述のMK3380―４マイクロプロセツサによ
つて要求されたようにフエツチサイクルの開始を
検知するようにしても良い（DSAアドレスバス
１３′の信号路のレベル変化を検出し、またアク
セスされた記憶位置のアクセス時間が例えば250
〔ns〕より大きいときDSA WAIT信号を発生する
ことによつて）。 本発明に依れば、ウエートカウンタ２０及びこ
れと組合わされた回路がフイールドメンテナンス
プロセツサ１内に用意されてDSA WAIT信号の
区間の開始時間をカウントして信号路２５に
WAIT ENABLE信号を発生することによつてデ
バイススペシフイツクアダプタ３０から受けた
DSA WAIT信号に応動するようになされてい
る。このWAIT ENABLE信号は信号路１９によ
つてマイクロプロセツサ３及びDMA回路５の
WAIT入力に供給されたウエート信号を発生させ
るために用いられる。 ウエートカウンタ２０は74LS161型のローダブ
ルカウンタ（lcadable counter）によつて構成す
ることができ、このローダブルカウンタは種々の
半導体製造者によつて製造されている。ウエート
カウンタ２０は４つの「ロード」入力Ａ、Ｂ、Ｃ
及びＤを含む。ロード入力Ｃ及びＤは正電源に接
続されて論理「１」になり、またロード入力Ｂは
接地へ接続されて論理「０」になる。ロード入力
Ａは「入力―出力リクエスト」信号路２０Ａに接
続され、この信号路２０Ａはマイクロプロセツサ
３によつて発生される入力―出力リクエスト信号
を伝送する。 当業者に知られているように、Z80マイクロプ
ロセツサはメモリ位置から分離された入力―出力
ポートをアドレスし、また入力―出力リクエスト
がされているとき信号路２０Ａに「Ｌ」レベルを
与え、またメモリリクエストがされているとき
「Ｈ」レベルを与える。この結果実行されている
サイクルがメモリサイクルであるか入力―出力サ
イクルであるかに応じてウエートカウンタ２０の
最下位ビツトに「０」又は「１」をロードさせ
る。この情報は（メモリサイクル及び入力―出力
サイクルに対する遅延時間が異なるので）対応す
る初期カウントをウエートカウンタ２０にプレロ
ードするために必要とされる。 ウエートカウンタ２０の「CLEAR」入力は信
号路２１及びインバータ２１ＡによつてPIO回路
９のポートビツトＡ５に接続され、ポートビツト
５Ａは出力としてプログラムされる。 ウエートカウンタ２０の「LOAD」入力は信号
路２３Ａに接続され、この信号路２３ＡはORゲ
ート２３の出力に接続されている。信号路２３Ａ
に「Ｌ」レベルが生じたとき入力Ａ、Ｂ、Ｃ及び
Ｄをウエートカウンタ２０にロードさせ、かつ信
号路２３Ａが「Ｌ」である間カウント動作を禁止
させる。 ORゲート２３の一方の入力は信号路２２に接
続され、この導体２２はPIO回路９のポートビツ
トＡ６（これは入力としてプログラムされる）に
接続されている。また信号路２２はウエートカウ
ンタ２０の「キヤリー」出力に接続され、このウ
エートカウンタ２０は論理条件「1111」がウエー
トカウンタ２０によつて得られたとき（カウント
アツプして）信号路２２に論理「Ｈ」レベルを発
生する。信号路２２はインバータ２４の入力に接
続され、その出力は信号路２５に接続されてい
る。信号路２５に生じた信号は「WAIT
ENABLE」信号と称される。信号路２５は
WAIT ENABLE信号をウエートカウンタ２０の
「ENABLE」入力に供給され、また２入力ANDゲ
ート２６Ａの一方の入力に供給する。 ORゲート２３の第２の入力はブロツク２９Ｃ
に内蔵されたインバータの出力に接続される。こ
のインバータの入力は信号路２８Ａに接続され、
信号路２８Ａは、フイールドメンテナンスプロセ
ツサ１によつて低速度メモリ３４（例えばフロツ
ピイデイスクコントローラのメモリ）にアクセス
がなされたとき、デバイススペシフイツクアダプ
タ３０によつて発生された上述のDSA WAIT信
号を送出する。 信号路２３Ｂの信号は「BUFFERED DSA
WAIT」信号と称される。この信号はORゲート
２３の他方の入力に供給される。ANDゲート２
６Ａの出力はNORゲート２６Ｂの一方の入力に
供給され、NORゲート２６Ｂの出力はWAIT信
号路１９に接続される。WAIT信号路１９はマイ
クロプロセツサ３及びDMA回路５のWAIT入力
に接続される。（NORゲート２６Ｂの他方の入力
は他のAND回路に接続され、このAND回路はウ
エートイネーブル入力カウンタ２０及びこれに組
合わされた回路とは無関係であり、従つて第１Ｃ
図では詳細には図示していない。）導体２８Ａの
DSA WAIT信号はインバータ２９Ｃの１つによ
つて反転され、その反転出力がANDゲート２６
Ａによつて信号路２５のWAIT ENABLE信号と
共に論理積演算され、NORゲート２６Ｂによつ
て反転されて信号路１９にENABLED WAIT信
号を生ずるようになされている。 第１Ｃ図の回路の動作を詳細に述べる前に、
Z80マイクロプロセツサ３の動作を説明する。 Z80マイクロプロセツサはメモリのリード又は
ライト、入力―出力デバイスのリード又はライト
及び割込み確認オペレーシヨンを含むいくつかの
基本的オペレーシヨンを介して１ステツプづつ命
令を実行している。かかる命令は全てこれらの一
連の基本的オペレーシヨンでなる。各基本的オペ
レーシヨンは終了するまでに３ないし６クロツク
周期をとり得、又はマイクロプロセツサ３によつ
てアクセスされる外部アクセスの速度にマイクロ
プロセツサを同期させるように引延ばすことがで
きる。基本的クロツク周期は「Ｔステート」と称
され、また基本的オペレーシヨンは「Ｍ（マシ
ン）サイクル」と称される。通常命令は単にスペ
シフイツクＭ及びＴサイクルを続けるだけであ
る。例えば命令は３つのマシンサイクルＭ１，Ｍ
２及びＭ３でなる。命令の第１のマシンサイクル
は４，５又は６倍の「Ｔステータ」長さ（ウエー
ト信号によつて引延されない限り）のフエツチサ
イクルでなる。フエツチサイクルＭ１は実行され
るべき次の命令のOPコードを取り込むように用
いられる。その後に続くマシンサイクルはマイク
ロプロセツサ及びメモリ又は入力―出力デバイス
間にデータを移動させ、かつ３〜5Tサイクルを
もつている。（ここでこれらのマシンサイクルは
ウエートステートによつて引延ばされて外部デバ
イスをマイクロプロセツサに同期させるようにな
されている。） 第４Ｃ図はＭ１サイクル（OPコードフエツ
チ）の間のタイミングを示す。プログラムカウン
タの内容はＭ１サイクルの開始時にアドレスバス
に送出される。1/2クロツク時間遅れてMREQ信
号はアクテイブ（すなわち「Ｌ」になる。この
時、メモリに対するアドレスはMREQの立下り
が直接チツプイネーブルクロツクとしてダイナミ
ツクメモリに用いられ得るように安定化するだけ
の時間をもつている。またRD信号はアクテイブ
になつてメモリリードデータがデータバス上にイ
ネーブルされるべきことを表わす。マイクロプロ
セツサはステートＴ３のクロツクの立上りによつ
てデータバスにメモリからデータをサンプルし、
この同じ立上りがマイクロプロセツサによつて用
いられてRD及びMREQ信号を反転するようにな
されている。かくしてデータはRD信号がインア
クテイブになる前にすでにマイクロプロセツサに
よつてサンプルされている。 フエツチサイクルのクロツクステートＴ３及び
Ｔ４はダイナミツクメモリを更新するために用い
られる。マイクロプロセツサはこの時間をフエツ
チされた命令をデコードして実行するために用
い、かくしてこのとき他のオペレーシヨンは実行
され得ない。Ｔ３及びＴ４の間アドレスバスの低
いビツトはメモリ更新アドレスを含み、RFSH信
号はアクテイブになつて全てダイナミツクメモリ
の更新読出しがなされるべきことを表わす。ここ
で、RD信号は更新時間の間発生されずに異なる
メモリセグメントからのデータをデータバス上に
ゲートさせないようになされていることに注意す
べきである。更新時間の間MREQ信号は全ての
メモリエレメントの更新読出しを実行するために
用いられる。更新信号は、更新アドレスが
MREQ時間の間安定するように切り離されてい
るので、自ら使用され得ないようになされてい
る。 このようにしてZ80はＭ１（OPコードフエツ
チ）サイクルのＴ３及びＴ４タイムスロツトの間
「トランスペアレント」（transparent）メモリ更
新信号を発生する。従つてZ80マイクロプロセツ
サタは、ダイナミツクメモリを更新された状態に
保つために貢献するハードウエア及びソフトウエ
アを附加することを要求することなくダイナミツ
クメモリと結合して用いることができる。この結
果装置の複雑さやコストを低減させる。 第４Ｂ図はメモリがWAITラインをアクテイブ
にしたとき、（「Ｌ」レベルに持来することによ
り）、いかにしてフエツチサイクルが遅延するか
を示している。Ｔ２及びその都度続くステートＴ
_Wの間、マイクロプロセツサはφの立下りによつ
てWAITラインをサンプルする。この時WAITラ
インがアクテイブであれば、他のウエートステー
トが次のサイクルに入つている。この技術を用い
ればリードサイクルは引延ばされてどんな型のメ
モリデバイスであつてもアクセス時間と整合させ
るようにできる。 ここで注意すべきは、ウエート信号がZ80にお
いて「Ｌ」であるとき、Z80はDMA制御のために
バスを割込み又は「解放」（releasing）すること
に応動できないことである。Ｔ２の間ウエートラ
インがアクテイブである結果、全Z80マイクロプ
ロセツサは次のＴ期間まで「凍結」される。 第４Ｃ図はOPフエツチ（Ｍ１サイクル）とは
異なるメモリリード又はライトサイクルのダイミ
ングを示している。サイクルはウエートステート
がWAIT信号を介してメモリによつて要求されな
い場合は一般に３クロツク周期もの長い間にな
る。MREQ信号及びRD信号はフエツチサイクル
と同様に用いられる。メモリライトサイクルの場
合、MREQ信号はアドレスバスが安定したとき
アクテイブになつてダイナミツクメモリをイネー
ブルするチツプとして直線に用いられる。WRラ
インはデータバスのデータが安定したときアクテ
イブになつて実質上あらゆるタイプの半導体メモ
リに対してリード―ライトパルスとして直接用い
られる。WR信号はアドレス及びデータバスの内
容が変更される前に1/2Ｔステート時にインアク
テイブになつてほとんど半導体メモリデバイスに
対するオーバーラツプ要求は満たされる。 ここでフエツチされたデータはメモリリードサ
イクルのＴ３タイムフレームまでにZ80マイクロ
プロセツサタデータバスに送出できなければなら
ないことに注意すべきである。タイムフレームＴ
３及びＴ４の間にZ80はフエツチされたOPコード
をデコードすると同時に更新アドレス及び更新信
号を発生する。フエツチされたデータがＴ３まで
にデータバス上に送出されなかつた場合は、メモ
リのためにウエートサイクルを発生してフエツチ
されたデータがデータバス上に送出されるまでメ
モリリードサイクルを引延ばす。 また第４Ｃ図はどのようにしてWAITリクエス
ト信号がメモリリード又はライトオペレーシヨン
を引延ばすかを示している。この引延ばしはフエ
ツチサイクルについて前述したと同一である。
（この図ではセパレートリード及びセパレートラ
イトサイクルは決して同時には生じ得ないが、同
じ図面中に示していることに注意すべきであ
る。） 以上をまとめると、Z80マイクロプロセツサ３
は更新ダイナミツクメモリ７に対して「トランス
ペアレント更新」オペレーシヨンを行う可能性を
もつている。今被試験製品１６（第１Ｂ図）が非
常に低速度のメモリを持つているために、最悪条
件の場合にはマイクロプロセツサ３のトランスペ
アレント更新能力では特定の時間の間にダイナミ
ツクメモリ７を完全に更新することができなくな
つたとすると、ダイナミツクメモリ７に記憶され
ているメモリ情報が失われることになる。マイク
ロプロセツサ３がフエツチサイクルを実行してい
るときには、一定の時間の間に取込まれたデータ
を受入れなければならない。そうしないとマイク
ロプロセツサ３は取込まれたデータを正しく受け
入れることができない。MK3880―４の場合、取
込まれたデータはフエツチサイクルが開始した後
250〔ns〕以内にZ80バス１１〜１３（第１Ｂ
図）上に送出される。 デバイススペシフイツクアダプタ３０′又は製
品１６内の情報記憶レジスタ又は他の記憶デバイ
スが250〔ns〕以上のアクセス時間を持つている
ことも多いので、デバイススペシフイツクアダプ
タ３０が自動的に「ウエート」信号を発生してマ
イクロプロセツサ３がデバイススペシフイツクア
ダプタ３０の低速度（250〔ns〕より大きい）メ
モリ位置をアクセスするようにすることが必要で
ある。第１Ｃ図の導体２８上のDSA WAIT信号
はそのような信号である。 次に上述の「ウエート」信号は、低速度メモリ
からフエツチされているデータがバス１１〜１３
に現われるまで、一時的にマイクロプロセツサ３
を「凍結」するために用いられる。このときマイ
クロプロセツサ３は現在行つているリード又はラ
イトサイクルの実行を続ける。 ここで第１Ｃ図に示した装置において低速度メ
モリ３４（第１Ｃ図）と関連してウエートカウン
タ２０（及びその関連回路）のオペレーシヨンを
説明する。図示説明の目的でマイクロプロセツサ
３がデバイススペシフイツクアダプタ３０の低速
度メモリ３４をアクセスし、またメモリ３４はメ
モリリードサイクルのＴ３までにデータバス１１
上に送出できるフエツチデータをもつには低速度
すぎると仮定されている。従つてアドレスデコー
ダ回路３１′は信号路２８Ａ上にDSA WAIT信号
を発生してこれを「Ｌ」レベルにさせ従つて「ア
クテイブ」になる。これにより信号路２３Ｂの
BUFFERED DSA WAIT信号は「Ｈ」レベルに
なる。このときORゲート２３の出力は強制的に
「Ｈ」レベルになる。 これによりウエートカウンタ２０はＡ，Ｂ，Ｃ
及びＤによつて特定されたプレロード初期状態か
らカウントアツプし始め、このカウント動作は、 (a) ウエートカウンタ２０の内容がオール「１」
（この時キヤリー出力が「Ｈ」レベルになる）
になつて信号路２２を「Ｈ」レベルにさせるま
で、 又は、 (b) 信号路２８ＡのDSA WAIT信号が「Ｈ」レ
ベルになる（すなわちインアクテイブになる）
まで 続けられる。ウエートカウンタ２０はその
CARRY出力が「Ｈ」になるとカウント停止モー
ドに「ロツクされる」に至る。 CARRY信号がウエートカウンタ２０によつて
発生される前にカウンタ２８ＡのDSA WAIT信
号が「Ｈ」になると、信号路２３Ｂの
BUFFERED DSA WAIT信号が「Ｌ」になり、
信号路２３ＡのLOAD信号が「Ｌ」になつてウエ
ートカウンタ２０内に入力Ａ，Ｂ，Ｃ及びＤによ
つて特定される初期状態を再度ロードする。ウエ
ートカウンタ２０は信号路２３ＡのLOAD信号が
再び「Ｈ」になるまでこの状態を維持する。また
信号路２８Ａの「Ｈ」のDSA WAIT信号は
「Ｈ」レベルを信号路２３Ｄに生じさせる。これ
により信号路１９のENABLED WAIT信号が
「Ｌ」レベル（アクテイブ）から「Ｈ」レベル
（インアクテイブ）にされ、マイクロプロセツサ
をイネーブルして現在行つているサイクル（この
現在のサイクルは信号路１９のENABLED
WAIT信号が「Ｌ」レベル（アクテイブ）になつ
たとき一時的に停止されていた）の実行を続けさ
せる。 ウエートカウンタ２０が「タイムアウト」にな
る（すなわち内容がオール「１」になる）ことに
より信号路２２上のCARRY信号が強制的に
「Ｈ」にされると、信号路２３ＡのLOAD信号は
「Ｈ」を維持し、信号路２５のWAIT ENABLE
信号が「Ｌ」になり、ウエートカウンタ２０をこ
れ以上カウントさせないようにデイスエーブルす
る。また信号路２２の「Ｈ」のCARRY信号は
PIO回路９のＡ６入力に「１」を生じさせる。
PIO回路９はIRQ信号路１５上に「Ｌ」信号を生
じさせるまでＡ６入力の「１」に応動し、これに
よりプロセツサ３を割込ませるようにプログラム
されている。また信号路２５の「Ｌ」のWAIT
ENABLE信号は信号路１９のENABLED WAIT
信号を「Ｌ」（アクテイブ）レベルから「Ｈ」（イ
ンアクテイブ）レベルにさせてマイクロプロセツ
サ３に上述の信号路１５の割込み信号に応動して
「ウエート割込み」ルーチンを実行させる。 「ウエート割込み」ルーチンを実行する場合
に、マイクロプロセツサ３はPIO回路９に情報を
送つてそのＡ５端子に「Ｈ」レベルを生じさせ
る。これにより信号路２１に「Ｌ」のパルスを発
生して、これがウエートカウンタ２０をクリアす
る。これにより信号路２２の「Ｈ」のCARRYレ
ベルを「Ｌ」レベルに立下げさせる。信号路２２
の「Ｌ」レベルはORゲート２３の入力に供給さ
れ、「Ｌ」レベルを信号路２３Ａに発生させる。
これがウエートカウンタ２０のＡ，Ｂ，Ｃ及びＤ
入力によつて現に特定されている初期値をロード
する。かくしてウエートカウンタ２０は実際に
「リセツト」され、以後デバイススペシフイツク
アダプタ３０によつて発生される他のDSA
WAIT信号に対して上述のようにして応動する待
受け状態になる。 上述の動作の結果、もしデバイススペシフイツ
クアダプタ３０が最悪条件下で予定の時間の間に
ダイナミツクメモリ７全体の更新を許容するよう
な長いDSA WAIT信号を発生させようとする
と、マイクロプロセツサ３によつて失販動作を生
じさせてしまう。 このことはマイクロプロセツサ３によつて実行
されているウエート割込みルーチンを説明すれば
理解されるであろう。ここで、ウエート割込みル
ーチンを実行している間にマイクロプロセツサ３
によつて十分なメモリサイクルが実行され、これ
によりダイナミツクメモリ７が構成されているダ
イナミツクランダムアクセスメモリチツプの２
〔ms〕の仕様より十分少ない時間でダイナミツク
メモリ３を全体として更新する必要がある128ト
ランスペアレント更新リードサイクルを発生させ
ることに注意すべきである。 ウエートカウンタ２０によつて発生された
CARRY信号が変つたことに応動して発生される
割込みサブルーチンが第３図に示され、符号１０
１のステツプを介して手順に入る。第１にプログ
ラムはダイナミツクメモリ７内の種々のワーキン
グレジスタ及びフラグレジスタの内容を蓄積す
る。（このステツプはどのような割込みルーチン
の場合でも開始時にプロセツサによつて常に実行
されるような一般的なステツプである。従つて
「蓄積」オペレーシヨンの詳細なステツプは詳細
には述べない。） 次にプログラムは判断ブロツク１０３に入り、
指示を出した割込みは「ウエート」割込みか又は
他のタイプの割込みかを決定する。もし他のタイ
プの割込みであれば、プログラムはブロツク１０
４へ進み、「他の」タイプの割込みに対応した割
込みルーチンを実行する。（ここで注意すべき
は、この判断ブロツク１０３は装置が同じような
割込み指示を発生する２つの異なるタイプの割込
みをもつている場合にだけ必要であるということ
である。） ブロツク１０５において、プログラムはマイク
ロプロセツサ３によりPIO回路９について、ウエ
ートカウンタ２０をクリアする（すなわちリセツ
トする）ことによつてPIO回路９のＡ５出力に
「リセツト」信号を発生させる。これはウエート
カウンタ２０のCARRY出力にインバータ２４に
よつて反転されてWAIT ENABLE信号を発生す
るようになされた「Ｌ」論理レベルを発生させ
る。これによりウエイトカウンタ２０をイネーブ
ルして入力―出力リクエアトライン２０Ａによつ
て決定される初期状態（「1100」又は「1101」）に
ロードされ、BUFFERED DSA WAIT信号が
DSA WAIT信号に応じて信号路２３Ｂに発生さ
れると同時にカウントを開始する。次にウエート
カウンタ２０は上述のCARRY信号が発生される
までカウントアツプされる。 次にプログラムはブロツク１０６に入り、エラ
ー（DSA WAIT信号が長すぎる）を「リポー
ト」させる。これはエラーメツセージをCRT表
示ユニツトへ送出することを含んでいる。ブロツ
ク１０８において、プログラムは失販オペレーシ
ヨンを実行し、このオペレーシヨンは原理的に装
置を「凍結」して人間の介入を待つ。 ブロツク１０６で表わすようにエラーをリポー
トすることは、エラーメツセージをプリントしか
つエラー生じた時のマシンの状態（すなわちその
時実行していた命令のアドレス）をプリントする
エラールーチンをロードすることを含んでいる。
このときオペレータは適切な修正操作（例えばエ
ラーが生じたデバイススペシフイツクアダプタを
除去して他のアダプタと交換する操作）を試るこ
とができる。 ここで注意すべきは第１Ｃ図のDMA回路５又
はDMA回路３２のいずれかによつてデータバス
１１（及びアドレスバス１３）の制御をすること
を許すためには、DMA回路（又はバスの制御を
するのに適した他の回路）に対してモニタ回路の
バスリクエスト端子に接続されたバスリクエスト
ラインの状態を先ずモニタすることが必要であ
る。バスリクエストラインが「Ｌ」であれば、こ
のことは他の回路がデータバス及びアドレスバス
の制御権をもつていてこのバスリクエストライン
を利用できないことを意味している。データ及び
アドレスバスを利用していないときこれらのデー
タ及びアドレスバスを制御できるような回路は装
置にはない。しかしバスリクエストラインが
「Ｈ」であれば、このことはデータバス及びアド
レスバスが現に使用されていることを意味してい
る。 Z80DMA回路５及びZ80マイクロプロセツサチ
ツプ３に接続されたバスリクエストラインは双方
向ラインであることに注意すべきである。ここで
はバスリクエストラインの方向情報を送るような
信号はない。このことはバスリクエストラインを
Z80DMAチツプからの出力として「バツフア」し
たり、又はバスリクエストラインをZ80DMAチツ
プへの入力として「バツフア」したりすることは
知られていないので、バスリクエストラインを
「バツフア」することを非常に困難にさせてい
る。換言すれば、バスリクエストラインに直列に
双方向バツフア回路を接続することによつてバス
リクエストラインをバツフアすることは、いくつ
かの理由で望ましい。第１に第１Ｃ図及び第２図
のDMA回路５及び３２のバスリクエスト出力の
電流駆動容量が必要に応じた立上り時間速度で大
きいバスリクエストライン容量を駆動するに十分
な程度には大きくないことである。 第２に、第１Ｃ図に示した装置の場合、フイー
ルドメンテナンスプロセツサ１のバスリクエスト
ライン５１′がマイクロプロセツサ３及びDMA回
路５の両方のバスリクエストライン端子に直接接
続されている。デバイススペシフイツクアダプタ
３０のバスリクエスト導体にある静電荷はマイク
ロプロセツサ３及びDMA回路５の損傷し易い
MOS入力回路を破壊するに十分な程度に大きい
し、デバイススペシフイツクアダプタ３０が直接
DSAコネクタ１０にプラグインされているの
で、マイクロプロセツサ３及びDMA回路５の
BUS REQ端子を直接DSAコネクタ１０（第１Ｂ
図）に接続することは望ましくない。 DSAコネクタ１０とマイクロプロセツサ３及
びDMAチツプ５のバスリクエスト端子との間に
BUS REQ信号路と直列に適切なバツフア回路を
設けることは、データバスの制御権を主張する
DMAチツプ５，３２及び他の回路がバスリクエ
ストラインをモニタ又はドライブしていることを
表わす制御信号を用いるようなされていれば、上
述の問題を両方とも解決することができる。 第１Ｃ図のバツフア回路５０′はDMA回路５の
BUS REQ入力と信号路５１″からの信号路５
１′との間をバツフアする機能を果し、信号路５
１″は回路２９Ｃに内蔵されているバツフア回路
及び信号路５１への回路２９Ｃに内蔵されている
上述のDSAコネクタの部分によつて接続されて
いる。バツフア回路５０はバツフア回路５１′と
ほぼ同様である。バツフア回路５０は第２図に詳
細に示されている。 本発明に依つて第２図の回路は、バスリクエス
トラインを「試験」するフリツプフロツプ回路を
含み、そのようにできる回路によつて主張されて
いるか否かを決定し、DMAチツプがバスリクエ
ストラインをモニタ又はドライブしているかどう
かを表わす対応レベルを記憶する。次にこのフリ
ツプフロツプ回路の内容がバスリクエストライン
に対するバツフア回路の方向を制御するために用
いられる。 さらに第２図の場合、DSMバスリクエスト信
号路５１は、マイクロプロセツサ３、DMA回路
５及びDMA回路３２を含んでアドレスバス１
３，１１を制御することを主張できるようになさ
れている装置全体のバスリクエスト入力にバツフ
ア回路によつて接続又は結合されている。 DSAリクエスト信号路５１はプルアツプ抵抗
５２に接続され、この抵抗５２が正の５〔Ｖ〕電
源に接続され、また３ステートバツフア回路５３
の入力に接続されている。 ３ステートバツフア回路５３の出力は信号線５
５によつてインバータ５６の入力及び２入力
ANDゲート６０の一方の入力に接続される。イ
ンバータ５６の出力は２入力ANDゲート６０の
一方の入力に接続され、その出力はＪ―Ｋフリツ
プフロツプ回路６２のＫ入力に接続されている。
２入力ANDゲート６０の他方の入力は信号線５
９によつてプルアツプ抵抗５８及びDMA回路３
２のバスリクエスト端子で接続されている。信号
線５９はDMA BUS REQUESTとして示されて
いる。 また信号線５９はＪ―Ｋフリツプフロツプ回路
６２のＪ入力に接続されている。フリツプフロツ
プ回路６２のＱ出力は信号線６３によつて３ステ
ートバツフア回路７０のイネーブル入力に接続さ
れている。３ステートバツフア回路７０の入力は
接地レベルの電源電圧ラインに接続され、その出
力が信号路５１に接続され、この信号路５１に内
部DSA BUS REQUEST信号が接続されてい
る。フリツプフロツプ回路６２のＱ出力は信号線
６４によつて２入力ANDゲート６６の他方の入
力に接続されている。ANDゲート６６の出力は
信号路６７によつて３ステートバツフア回路６８
のイネーブル入力に接続されている。３ステート
バツフア回路６８の入力は接地レベル電圧ライン
に接続され、その出力は信号路５９に接続されて
いる。 第２図の回路は次のように動作する。 先ずDSA回路３０の一部であるDMAチツプ３
２はDSA BUS REQUEST信号路５９の状態を
モニタし、この信号路はFMP１のZ80マイクロプ
ロセツサ３に接続されていると仮定する。またフ
リツプフロツプ回路６２は初期セツトされている
と仮定する。（このような仮定をする理由は後述
するところから明らかになるであろう。）フリツ
プフロツプ回路６２がセツトされたときこのこと
は、論理「１」がDSA BUS REQUEST信号路
５１に供給されて装置内データバスを制御するこ
とを主張している他のデバイスがないことを表わ
していると仮定してみれば分るように、DMA回
路３２がDSA BUS REQUEST信号路５９をモ
ニタしていることを意味している。 ここで、第２図の回路の動作を説明において都
合が良いように、「正論理」の定義は論理「１」
が「Ｈ」電圧レベルに相当し、かつ論理「０」が
「Ｌ」電圧レベルに相当すると考える。しかし当
業者は信号の論理レベルを引用する場合に信号名
にはこれにバーをつけることによつて論理的に相
補関係をもたせることによつていわゆる「負論理
「」を用いるようにできる。例えば第２図におい
て、信号路５９が「Ｌ」電圧レベルにあるとき信
号DSA BUS REQUESTは「アクテイブ」又は
「真」であり、そこで当業者は信号路５９に
「Ｌ」電圧レベルがある状態を論理「１」と定義
し、また「Ｈ」電圧レベルのとき論理「０」と定
義するように選定する。請求の範囲における論理
信号の論理レベルの意味は関数に応じて選択され
ており、論理信号が「アクテイブ」と考えられる
場合は論理「１」レベルをもつていると考えら
れ、また論理信号が「インアクテイブ」と考えら
れる場合は論理「０」レベルをもつていると考え
られる。 信号路５１の上述の論理「１」は、他のデバイ
スがバス１１及び１５の制御権を主張していない
ため信号路５１を「Ｌ」に引張つているデバイス
はないので、プルアツプ抵抗５２によつて信号路
５１に発生される。フリツプフロツプ回路６２が
最初にセツトされると、これが「１」を信号路６
４を介して３ステートインバータ７０の制御入力
に供給され、この３ステートインバータ７０をデ
イスエイブルし、これによりプルアツプ抵抗５２
が信号路５１を「１」レベルに引張ることができ
るようになる。このとき信号路５５は論理「１」
になり、信号路５７が論理「０」になる。 フリツプフロツプ回路６２がセツト状態にある
ので、Ｑ出力信号路６４は論理「０」になる。か
くしてゲート６６の一方の入力は論理「０」にあ
り、他方の入力が論理「１」にある。従つてゲー
ト６６の出力は論理「１」になつて３ステートバ
ツフア回路６８をオフさせる。このことはこのバ
ツフア回路６８が非常に高い出力インピーダンス
を呈することを意味している。従つてDSA BUS
REQUEST信号路５９の電圧はプルアツプ抵抗
５８の動作によつて論理「１」である。ゲート６
０の少くとも一方の入力は論理「１」であるの
で、その出力従つて信号路６１は論理「１」にあ
る。かくしてフリツプフロツプ回路６２はセツト
状態を維持する（Ｋが「０」でフリツプフロツプ
回路６２をリセツトさせるので）。 ここで論理ゲート６０及び６６の真理値表は次
のようになる。

【表】 次に外部デバイス例えばDMA回路（第１図）
がアドレスバス及びデータバスの「制御をする」
と仮定する。このときDMA回路は論理「０」を
DSA BUS REQUEST信号路５１に供給する。
この結果信号路５５に論理「０」及び信号路５７
に論理「１」を与える。信号路６１は論理「１」
を維持してゲート６０の出力が論理「１」を維持
し、従つてフリツプフロツプ回路６２は変更され
ない。かくしてゲート６６の両方の入力は論理
「０」になる。上述の表から分るように、信号路
６７が論理「０」であるとすると、３ステートバ
ツフア回路６８をターンオンしてDSA BUS
REQUEST信号路５９に論理「０」を発生す
る。このことは（信号路５９の「０」は）フリツ
プフロツプ回路６２のＫ入力には変化を生じさせ
ず、かくしてフリツプフロツプ回路６２がセツト
状態を維持する。 このようにしてDSA BUS REQUEST信号路
５１に論理「１」又は論理「０」のいずれが供給
されても、その状態はDMA回路５が「モニタ」
モードになつてフリツプフロツプ回路６２が「セ
ツト」状態になつたときDMA BUS REQUEST
信号路５９に再度発生することになる。 次にDMA回路３２がデータバスの制御を行つ
ている（データバスが確かに使用できると決定し
た後）ことによつて論理「０」をDMA BUS
REQUEST信号路５９に供給する場合の第２図
の回路の動作を考える。 この場合、DSA BUS REQUEST信号路５１
は初期時には論理「１」にある。信号路５７は論
理「０」であり、信号路５５は論理「１」にあ
る。今両方の信号路５７及び５９が論理「０」で
あるので、上述の表によつてゲート６０は信号路
６１従つてフリツプフロツプ回路６２へのＫ入力
に論理「０」を発生する。これはフリツプフロツ
プ回路６２を「リセツト」させる。これによりＱ
出力信号路６３を論理「１」から論理「０」にさ
せ、３ステート非反転バツフア回路７０をターン
オンさせ、DSA BUS REQUEST信号路５１を
論理「０」にして「バスをリクエスト」し、装置
の残るデバイスにアドレス及びデータバスが使用
不可能であることを通報する。 これが信号路５５を論理「０」にさせ、続いて
信号路５７を論理「０」から論理「１」にさせ
る。これが信号路６１を論理「０」から論理
「１」にさせ、これにより以後フリツプフロツプ
回路６１をリセツトできないようにする。その間
にフリツプフロツプ回路６２のＱ出力信号路６４
は論理「０」から論理「１」なつた。ゲート６６
の出力は信号路６７を論理「１」のまま維持し、
３ステート非反転バツフア回路６８をオフ状態に
維持する。 これによりDMA回路３２がバスの制御権を主
張することによつてDMA BUS REQUEST信号
路５９に論理「０」を与えたとき、同じ論理
「０」レベルがDSA BUS REQUEST信号路５１
に与えられて「バスをリクエスト」し、装置の残
りのデバイスに現在バスは使用不可能であること
を通報する。 次にDMA回路３２がDMA BUS REQUEST信
号路５９がプルアツプ抵抗５８の影響の下に論理
「０」から論理「１」に戻ることを許容すること
によつてデータバスの制御を解除したときの第２
図の回路の動作を説明する。この過程の開始時に
信号路５７はDSA BUS REQUEST信号路５１
が「Ｌ」を保持されており、これに対してDMA
回路３２がデータ及びアドレスバスの制御を及ぼ
していたので、論理「１」にある。信号線５９及
び信号路５７が共に論理「１」であるので、ゲー
ト６０の出力は論理「０」に維持する。フリツプ
フロツプ回路６２のＪ入力に供給される信号路５
９の論理「１」はフリツプフロツプ回路６２を
「セツト」させ、これによりＱ出力信号路６３が
論理「０」から論理「１」に立上り、３ステート
非反転バツフア回路７０をターンオフする。これ
がプルアツプ抵抗５２がDSA BUS REQUEST
信号路５１を引張ることを許容して論理「０」か
ら論理「１」にさせ、装置の残るデバイスに対し
て現在データバス及びアドレスバスは使用可能で
あることを示す。Ｑ出力信号路６４は論理「１」
から論理「０」になり、他の入力（信号路５５）
は論理「０」から論理「１」になる。ゲート６６
の出力は論理「１」を維持し、３ステート非反転
バツフア回路６８はオフ状態を維持し、これによ
りDMA BUS REQUEST信号路５９がプルアツ
プ抵抗５８の動作によつて論理「１」を維持する
ようになされている。 以上は本発明を特定の実施例について述べた
が、当業者には本発明の真の精神及び特徴から離
れることなく上述の実施例を種々変形し得る。

【図面の簡単な説明】

第１Ａ図は本発明に依るフイールドメンテナン
スプロセツサを示す斜視図、第１Ｂ図は第１Ａ図
のフイールドメンテナンスプロセツサの動作の説
明に供するブロツクダイアグラム、第１Ｃ図は第
１Ａ図及び第１Ｂ図のフイールドメンテナンスプ
ロセツサの回路の一部を示すブロツクダイアグラ
ム、第２図は第１Ａ図及び第１Ｂ図の装置に用い
られるバスリクエスト信号路としてのバツフア回
路を示す略線的ダイアグラム、第３図はデバイス
スペシフイツクアダプタによつて発生されたウエ
ート信号に応動して第１Ｃ図のマイクロプロセツ
サによつて実行される割込みルーチンを示すフロ
ーチヤート、第４Ａ図〜第４Ｃ図は第１Ｃ図の回
路のマイクロプロセツサの動作の説明に供するタ
イミングダイアグラムである。 １…フイールドメンテナンスプロセツサ、２…
キヤビテイ、３…マイクロプロセツサ、５…ダイ
レクトメモリアドレス回路、７…ダイナミツクメ
モリ、９…パラレル出力回路、２０…ウエートカ
ウンタ、２９Ａ〜２９Ｃ…バツフア回路、３０…
デバイススペシフイツクアダプタ、３１…アドレ
スデコーダ。

Claims (1)

1. 【特許請求の範囲】 １ データバス１１及びこのデータバスの制御権
   をそれぞれ主張することができる第１３２及び第
   ２５の回路と、上記第１の回路３２の第１のバス
   リクエスト端子に結合された第１のバスリクエス
   ト信号路５９及び上記第２の回路５の第２のバス
   リクエスト端子に結合された第２のバスリクエス
   ト信号路５１とを有し、上記第１の回路３２はこ
   の第１の回路３２が上記データバス１１の制御を
   主張したとき上記第１のバスリクエスト端子５９
   に論理「１」レベルを発生し、上記第２の回路５
   はこの第２の回路５が上記データバスの制御権を
   主張したとき上記第２のバスリクエスト信号路５
   １に論理「１」レベルを発生し、上記第１の回路
   ３２は上記第１のバスリクエスト信号路５９のレ
   ベルをモニタすることを要求されかつ上記データ
   バスの制御を主張する以前に当該第１のバスリク
   エスト端子に論理「０」レベルがあることを判断
   し、上記第１の回路３２は上記第１のバスリクエ
   スト端子以外の端子に上記第１のバスリクエスト
   信号路５９を駆動しているか又はモニタしている
   かを表わす出力信号を発生しないようにしてなる
   装置において、前記第１回路３２と第２回路５と
   のインターフエースを行うバツフア回路５０であ
   つて、 (a) セツト信号に応動して論理「１」信号を記憶
   し、かつリセツト信号に応動して論理「０」信
   号を記憶し、セツト入力Ｊ及びリセツト入力Ｋ
   を有するフリツプフロツプ回路６２と、 (b) 上記第１のバスリクエスト信号路５９に結合
   された第１の入力及び上記第２のバスリクエス
   ト信号路５１に結合された第２の入力を有し、
   上記第２の回路５が上記データバス１１の制御
   権を主張したとき上記第のバスリクエスト信号
   路５９が論理「０」レベルになりかつ上記第２
   のバスリクエスト信号路５１が論理「０」レベ
   ルから論理「１」レベルになつた条件で上記リ
   セツト信号を発生する第１の論理ゲート回路手
   段６０，５６，５３と、 (c) 上記第１の論理ゲート回路手段を上記リセツ
   ト入力Ｋに結合して上記リセツト信号を上記リ
   セツト入力に転送される手段６１と、 (d) 上記第１のバスリクエスト信号路５９を上記
   セツト入力Ｊに結合して上記第１の回路３２が
   データバス１１の制御権の主張を止めたため上
   記第１のバスリクエスト信号路５９が論理
   「１」レベルから論理「０」レベルへ変つたと
   きセツト信号を上記セツト入力Ｊに供給する手
   段５９と、 (e) 上記フリツプフロツプ回路手段６２の第１出
   力Ｑに結合され、上記フリツプフロツプ回路手
   段６６２に論理「１」が記憶され、かつ上記デ
   ータバス１１の制御を主張する回路が無いと
   き、上記第２のバスリクエスト信号路５１に論
   理「１」レベルを発生する第２の論理ゲート回
   路手段７０と、 (f) 上記フリツプフロツプ回路手段６２の第２出
   力Ｑと前記第１のバスリクエスト信号路５９に
   結合され、上記第２の回路５が上記データバス
   １１の制御権を主張したとき論理「１」が上記
   フリツプフロツプ回路手段６２に記憶されかつ
   論理「１」が上記第２のバスリクエスト信号路
   ５１に発生された状態で上記第１のバスリクエ
   スト信号路５９に論理「１」を発生する第３の
   論理ゲート回路手段６６，６８と、 から構成されるバツフア回路５０。 ２ 上記フリツプフロツプ回路手段６２はＪ―Ｋ
   フリツプフロツプ回路を含み、上記第１の論理ゲ
   ート回路手段６０，５６，５３は上記Ｊ―Ｋフリ
   ツプフロツプ回路のＫ入力に接続された出力を有
   する第１のANDゲート６０を含み、上記第１の
   ANDゲート６０は上記第２のバスリクエスト信
   号路に結合された第１の入力及び上記第１のバス
   リクエスト信号路に結合された第２の入力を有す
   る特許請求の範囲第１項に記載のバツフア回路。 ３ 上記第１の論理ゲート回路手段６０，５６，
   ５３は上記第２のバスリクエスト信号路５１及び
   上記第１のANDゲート６０の上記第１の入力間
   に結合されたインバータ５６を含んでなる特許請
   求の範囲第２項に記載のバツフア回路。 ４ 上記第２の論理ゲート回路手段７０は接地線
   に接続された入力と、上記第２のバスリクエスト
   信号路５１に接続された出力と、上記Ｊ―Ｋフリ
   ツプフロツプ回路の第１出力Ｑに接続されたイネ
   ーブル入力とを有する第１の３ステートバツフア
   回路を含んでなる特許請求の範囲第３項に記載の
   バツフア回路。 ５ 上記第３の論理ゲート回路手段６６，６８は
   上記Ｊ―Ｋフリツプフロツプ回路の第２出力Ｑに
   結合された第１の入力及び上記第２のバスリクエ
   スト信号路に結合された第２の入力を有する第２
   のANDゲート６６を含み、該手段６６，６８は
   上記接地レベル信号路に結合された入力と、上記
   第１のバスリクエスト信号路に結合された出力
   と、上記第２のANDゲートの出力に結合された
   イネーブル入力とを有する第２の３ステートバツ
   フア回路６８を含んでなる特許請求の範囲第４項
   に記載のバツフア回路。 ６ 上記Ｊ―Ｋフリツプフロツプ回路の第１及び
   第２出力はＱ出力及びＱ出力であり、上記第１の
   ３ステートバツフア回路の上記イネーブル入力は
   反転論理イネーブル入力でなりかつ上記Ｑ出力に
   結合されている特許請求の範囲第５項に記載のバ
   ツフア回路。 ７ 上記第２の３ステートバツフア回路のイネー
   ブル入力は反転論理イネーブル入力でなる特許請
   求の範囲第６項に記載のデータ処理回路。 ８ 上記第２のANDゲートの上記第１の入力は
   上記Ｑ出力に結合されてなる特許請求の範囲第７
   項に記載のデータ処理回路。