JPH03233724A - 繰り返し処理の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ ディジタル信号処理のプロセッサＯ５Ｐのように命令の
処理過程を複数段階に分割し並行処理するパイプライン
制御方式のうち、特に分岐命令を用いず所謂リピート命
令で同し処理を繰り返し行う制御方式に関し、 ハードウェアの規模が小さく縦続レジスタへの命令の記
述が容易であり、リピート命令で指示された範囲にば稚
続レジスタへの分岐命令が含れるような繰り返し処理の
制御方式を目的とし、メモリ［２０Ｍに格納されていて
プログラムカウンタＰＣでアドレスを指定され縦続レジ
スタ１ＲＩＩＩＲ２に繰返し取り出される命令の繰返し
の回数を計数するカウンタＬＣと、該繰り返される一連
の命令の最後の命令の番地を予め保持するレジスタＰＣ
Ｅと、前記プログラムカウンタＰＣの出力値が該レジス
タＰＣＨの保持値と同しである事を検出する比較器ＣＭ
Ｐを備え、該比較器ＣＭＰの検出時をプログラムカウン
タＰＣの初期値として所定の回数だけメモリＲＯｎの命
令を繰り返し前記縦続レジスタｉＲ＋＋ｉＲ２に出力さ
せ前記カウンタＬＣに該レジスタへの出力の繰返しの回
数を計数させるように構成する。

〔産業上の利用分野］ 本発明はディジタル信号処理のプロセッサＤＳＰのよう
に、命令の処理過程を複数段階に分割し。

パイプライン的に先回り並行処理するパイプライン制御
方式に係り、特に分岐命令により並行処理が乱れて処理
効率が低下し、同じ処理を繰返し行う場合は分岐命令の
数が繰返しの数と等しくなるため問題が大きくなる事を
考慮して、分岐命令を用いず所謂リピート命令で同じ処
理を繰り返し行う制御方式に関する。

〔従来の技術〕

従来の繰り返し処理の制御方式は、そのリピート命令が
、例えば繰返し指示ＲＥＰ　３，５の場合は、繰り返さ
れる命令の数３と繰返しの回数５を指定するもので、次
の３つの命令を５回だけ繰り返すことを命令するもので
ある。実際のハードウェアの構成は、例えば第３図のデ
ィジタル信号処理のプロセッサＤＳＰの一般的な構成に
おいて、外部とデータ人出カブロックＩ１０２００で接
続され、データ格納用のメモリＲＡＭ　３００と其のデ
ータを読出すためのアドレスを発生するアドレス演算ブ
ロックＡＤＲ４００と算術論理演算ユニッ）ＡＬＵ　５
００との間でデータを送受信する共通バス６００と結合
し、メモリＩ？ＯＭ　１０からレジスタＩＲ３０に繰返
し読出されるリピート命令で同じ処理を繰り返し行う制
御部１００であって１点線−で囲まれた部分の如く構成
される。そして詳細には第４図の（ａ）ブロック図の如
く、１０のメモリＲＯＭに予め格納され、２０のプログ
ラムカウンタＰＣでアドレス指定され、３０と４０の縦
続レジスタｊＲ＋、ｉＲ２に繰返し取り出される命令の
数を、５０のバッファレジスタＪＣＢを介し計数する２
ＡのカウンタＩｎ５ｔｒｕｃｔｉｏｎ　Ｃｏｕｎｔｅｒ
　ＩＣと、直接その繰返しの回数を計数するＩＡのカウ
ンタＬｏｏｐＣｏｕｎｔｅｒ　ＬＣを備えている。そし
て繰返し命令の実現の動作は、第４図の（ｂ）タイムチ
ャートで説明すると、図中のｎはＰＣ２０の出力値がｎ
という値であることを示し、（ｎ）はＲＯＭ　１０のｎ
番地の命令データの値であるとすると、■のｐｃ出力ｎ
、ｎ＋１＋ｎ＋２゜・−により番地を指定されたＲＯＭ
の命令データが読出され、■のレジスタｉＲ１にサイク
ル２．３−毎に記憶され、レジスタｉＲ８の命令は更に
■のレジスタｉＲ２に順次記憶され、パイプライン制御
が、■のＰＣ３がセットした値ｎ＋１を初期値としｎ＋
２．　ｎ＋３の３値の繰り返しで行われる。■のカウン
タＬＣは、繰返しの行われる回数３．２．１を数え、■
のカウンタＩＣは繰り返される命令ブロックのサイクル
毎の命令数３．２．１を数える。■のレジスタＩＣＢは
カウンタＩＣの数える数を一時記憶する。そしてメモリ
ＲＯＭのｎ番地の命令（ｎ）が繰り返しを指示する所謂
リピート命令であり、この命令（ｎ）により、繰り返し
処理を必要とするレジスタＩＲ＋＋ＩＲ２に値がセット
される。そのあと第４図の（ｂ）タイムチャートのよう
な動作を行う。この場合、リピート命令（ｎ）は２サイ
クルの命令となるので、ＰＣの値ｎ＋１〜ｎ＋３番地の
３つの命令を３回繰り返すために、全体として１１サイ
クルが必要となる。

〔発明が解決しようとする課題〕

従来の繰り返し処理の制御方式は、上述の如くメモリＲ
ＯＭ　１０に予め格納されていてプログラムカウンタＰ
Ｃ２０でアドレスを指定されレジスタｔＲ。

３０とレジスタＩＣＨに繰返し取り出される命令の数を
計数するカウンタＩＣ２＾と、その繰返しの回数を計数
するカウンタＬＣＩＡの両方を備えているので、（１）
ハードウェアの規模が大きくなる。（２）縦続レジスタ
ｆＲ０ｉＲ２への命令の記述が難しい。（３）リピート
命令ＲＥＰにより指示された範囲には縦続レジスタｉＲ
１，ｉＲ２への分岐命令が含まれないという欠点がある
。本発明の課題は、ハードウェアの規模が小さく縦続レ
ジスタへの命令の記述が容易であり、リピート命令ＲＥ
Ｐにより指示された範囲には縦続レジスタへの分岐命令
が含まれているような繰り返し処理の制御方法の提供に
ある。

〔課題を解決するための手段〕

この課題は、第１図の如く、メモリＲＯＭ　１０に予め
格納されていてプログラムカウンタＰＣ２０でアドレス
を指定され縦続レジスタｉＲ＋　３０．ｉＲｚ　４０に
繰返し取り出される命令の繰返しの回数を計数するカウ
ンタＬＣｌと、繰り返される一連の命令の最後の命令の
番地を予め保持するレジスタＰＣＥ　２と、ＰＣ２０の
出力値がＰＣＥ　２の保持値と同じである事を検出する
比較器ＣＭＰ　３を備え、比較器ＣＭＰ　３の検出時を
プログラムカウンタＰＣ２０の初期値として所定の回数
だけメモリＲＯＭ　１０の命令を繰り返し縦続レジスタ
ｉＲ＋　３０．ｉＲｚ　４０へ出力させ前記カウンタＬ
Ｃ１に該レジスタｉＲ＋　３０の出力の命令の繰返し回
数を計数させるようにした本発明によって解決される。

本発明の繰り返し処理の制御方法の基本構成を示す第１
図の原理図において、 １は、メモリＲＯＭ　１０に予め格納されていてプログ
ラムカウンタＰＣ２０でアドレスを指定され縦続レジス
タｉＲ＋　３０．ｉＲｚ　４０へ繰返し取り出される命
令の繰返しの回数を計数するカウンタＬＣである。

２は、メモリＲＯＭ　１０から繰り返し出力される所定
の一連の命令の最後の命令の番地を予め保持するレジス
タＰＣＥである。

３は、プログラムカウンタＰＣ２０の出力値が、レジス
タＰＣＥ　２の保持値と同じである事を検出する比較器
ＣＭＰである。

そして比較器ＣＭＰ　３の検出時をプログラムカウンタ
ＰＣ２０の初期値として所定の回数だけ計数させてメモ
リＲＯＭ　１０の命令を繰り返し縦続レジスタｉＲ＋　
３０．ｉＲｚ　４０へ出力させ前記カウンタＬＣ１に該
レジスタｉＲ＋　３０の出力の命令の繰返し回数を計数
させるように構成する。

〔作用〕

本発明の繰り返し処理の制御方式は、そのレジスタＰＣ
Ｅ　２が、メモリＲＯＭ　１０から繰り返し出力される
所定の一連の命令の最後の命令の番地を予め保持してお
り、その比較器ＣＭＰ　３が、プログラムカウンタＰＣ
２０から繰り返し出力される計数値とレジスタＰＣＥ　
２の保持値とが同じである時を検出する。そして其の検
出時をプログラムカウンタＰＣ２０の初期値として計数
させ、所定の回数だけアドレスを指定し、メモリＲＯＭ
　１０に命令を所定の回数だけ繰り返し縦続レジスタｉ
Ｒ＋　３０．ｉＲｚ　４０へ出力させ、カウンタＬＣ１
に繰返し回数を計数させる。

即ちメモリＲＯＭ　１０に縦続レジスタｉＲ＋　３０．
ｉＲｚ　４０への所定回数の繰返し出力を指示する命令
が比較器ＣＭＰ　３からプログラムカウンタＰＣ２０へ
の１サイクルで実行されるため、例えば番地ｎ＋１〜ｎ
＋３の３つの命令を３回繰り返し出力するためには、１
０サイクルで充分である。これは、従来方式よりも１サ
イクルだけ短縮されるし、また、ハードウェアの規模も
、従来はカウンタがＬＣＩＡ、ＩＣ２Ａの２本、レジス
タがｉＲ＋　３０．ｉＲｚ　４０．ＩＣＢ　５０の３本
を必要としたが、本発明の方式は、カウンタがＬＣ１の
１本、レジスタがｉＲ＋　３０．　ｉＲｚ　４０の２本
、比較器ＣＭＰ　３であり、比較器ＣＭＰは一般にカウ
ンタＩＣより構成が簡単なため、回路規模が減少するし
、リピート命令は、縦続レジスタｉＲ＋　３０．ｉＲ□
４０へ命令ブロックの単位で分割供給されるので、従来
の問題は解決する。

〔実施例］ 第１図の原理図はそのまま、本発明の実施例の繰り返し
処理の制御方式の構成を示し、第２図はその動作を説明
するためのタイムチャートである。

第１図の繰り返し処理の制御方式は、そのレジスタＰＣ
Ｅ　２が、メモリＲＯＭ　１０から繰り返し出力される
一連の命令の番地の、第２図のタイムチャートの■のｐ
ｃ出力の如く、例えば３個の命令の番地ｎ＋１．ｎ＋２
．　ｎ＋３の最後の命令の番地ｎ＋３を、■のｐｃＥの
如く予め保持しており、その比較器ＣＭＰ　３が、プロ
グラムカウンタＰＣ２０から繰り返し出力される番地を
表す計数値がレジスタＰＣＥ　２の保持値ｎ＋３と同し
である時を検出し、■のＣ０ｔＮの検出出力を送出する
。そして、その検出時をプログラムカウンタＰＣ２０の
初期値ｎ÷１として計数させ、ｎ＋１゜ｎ＋２＋　ｎ＋
３と所定数３の番地を繰り返し指定し、メモリＲＯＭ　
１０に該番地の命令を３回繰り返し、■のｉＲｌ、■の
ｉＲｌの如く、縦続レジスタｔＲ＋　３０＋　　レジス
タｉＲｚ　４０へ順次出力させ、カウンタＬＣｌに■の
ＬＣの如く、繰返し回数３．２．１を計数出力させる。

即ちレジスタＩＲ＋　３０．　　レジスタｉＲｚ　４０
への３回の繰返し出力を指示する命令が、比較器Ｃ？ｆ
Ｐ　３の検出出力Ｃ０１Ｎで、プログラムカウンタＰＣ
２０の初期値ｎ＋１を定めるスタックＰＣ５２１を動作
させる１サイクルで実行されるため、番地ｎ＋１−　ｎ
＋３の３つの命令を３回繰り返すためには、リピート命
令ｎから始めてｌＯサイクルで充分である。これは、従
来方式よりも１サイクルだけ短縮されるし、また、ハー
ドウェアの規模も、従来は、カウンタがＬＣＩＡ、ＩＣ
２Ａの２本、レジスタがｉＲ＋　３０．　ｉＲｚ　４０
゜ＩＣＢ　５０の３本を必要としたが、本発明の方式は
、カウンタがＬＣ１の１本、レジスタがｔＲ＋　３０＋
　１Ｒ２４０の２本、比較器ＣＭＰ　３であり、比較器
ＣＭＰは、一般にカウンタＩＣより構成が簡単なため、
回路規模は減少するし、リピート命令（ｎ）は、縦続レ
ジスタｉＲ＋　３０＋ｉＲｚ　４０　ヘ命令ブロックの
単位（ｎ＋１）（ｎ＋２）　（ｎ＋３）で分割供給され
て、パイプライン制御を行うので、問題は無い。

〔発明の効果〕

以上説明した如く、本発明によれば、比較的に少ない回
路で、効率の良い繰り返し処理のパイプライン制御を可
能とする効果が得られる。

【図面の簡単な説明】

第１図は本発明の繰り返し処理の制御方式の基本構成を
示す原理図、 第２図は本発明の実施例の動作を説明するためのタイム
チャート、 第３図は本発明の適用対象となる従来のディジタル信号
処理のプロセッサＤＳＰの構成図、第４図は従来の繰り
返し処理の制御方式の説明図である。 図において、１はカウンタＬＣ，２はレジスタのＰＣＥ
、３は比較器ＣＭＰ　、　１０はメモリＲＯＭ　、２０
はプログラムカウンタＰＣｌ３０．４０は縦続レジスタ
ｉＲｔ。

Claims (1)

【特許請求の範囲】
1. メモリＲＯＭ（１０）に格納されていてプログラムカウ
   ンタＰＣ（２０）でアドレスを指定され縦続レジスタ（
   ｉＲ＿１３０、ｉＲ＿２４０）に繰り返し取り出される
   命令の繰返しの回数を計数するカウンタＬＣ（１）と、
   該繰り返される一連の命令の最後の命令の番地を予め保
   持するレジスタＰＣＥ（２）と、前記プログラムカウン
   タＰＣの出力値が該レジスタＰＣＥ（２）の保持値と同
   じである事を検出する比較器ＣＭＰ（３）を備え、該比
   較器ＣＭＰの検出時をプログラムカウンタＰＣの初期値
   として所定の回数だけメモリＲＯＭ１０の命令を繰り返
   し前記レジスタ（ｉＲ＿１３０、ｉＲ＿２４０）に出力
   させ前記カウンタＬＣ（１）に前記縦続レジスタ（ｉＲ
   ＿１３０、ｉＲ＿２４０）への出力の繰返しの回数を計
   数させることを特徴とした繰り返し処理の制御方式。