JPH10240702A - 並列処理プロセッサおよびその処理方法 - Google Patents
並列処理プロセッサおよびその処理方法Info
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- JPH10240702A JPH10240702A JP4255797A JP4255797A JPH10240702A JP H10240702 A JPH10240702 A JP H10240702A JP 4255797 A JP4255797 A JP 4255797A JP 4255797 A JP4255797 A JP 4255797A JP H10240702 A JPH10240702 A JP H10240702A
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- processing
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Abstract
(57)【要約】
【課題】 例外処理を効率的に行うことができる並列処
理プロセッサを提供することを目的とする。 【解決手段】 プロセッサエレメント３2 〜３n を独立
に動作させ、命令を並列に処理する並列処理プロセッサ
であって、アービタ４は、共通バス２を介して、プロセ
ッサエレメント３2 〜３n のいずれかから割り込み処理
要求ａ（１）〜ａ（ｎ）を入力すると、プロセッサエレ
メント３2 〜３n のそれぞれに対して設定された特権レ
ベルに基づいて、当該割り込み処理を割り当てるプロセ
ッサエレメントを決定する。
理プロセッサを提供することを目的とする。 【解決手段】 プロセッサエレメント３2 〜３n を独立
に動作させ、命令を並列に処理する並列処理プロセッサ
であって、アービタ４は、共通バス２を介して、プロセ
ッサエレメント３2 〜３n のいずれかから割り込み処理
要求ａ（１）〜ａ（ｎ）を入力すると、プロセッサエレ
メント３2 〜３n のそれぞれに対して設定された特権レ
ベルに基づいて、当該割り込み処理を割り当てるプロセ
ッサエレメントを決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラムを複数
のプロセッサで並列処理する並列処理プロセッサおよび
その処理方法に関する。
のプロセッサで並列処理する並列処理プロセッサおよび
その処理方法に関する。
【０００２】
【従来の技術】次世代のマルチメディアプロセッサとし
て並列処理プロセッサが注目されている。この並列処理
プロセッサは、その構成から、ＳＩＭＤ（Single Instr
uction stream-Multiple Data stream) 型とＭＩＭＤ(M
ultiple Instruction stream Multiple Data stream)型
に分類される。ＳＩＭＤ型の代表的なものとして、ＶＬ
ＩＷ(Very Long Instruction Word)がある。ＶＬＩＷで
は、プログラムカウンタで指し示され、かつ、一時にフ
ェッチして実行される命令は１個であるが、この命令長
が長く、備えられた複数のプロセッサで同時に実行可能
な複数の操作が単一の命令シーケンスに記述されてい
る。ここで、命令シーケンスとは、プロセッサの制御方
法の観点から見たときに、チップ上に物理的に存在する
プロセス（スレッド）は任意の時刻で単一であることを
示している。すなわち、例えば、ＴＳＳ(Time Sharing
System) によってマルチタスクを実行するにしても、チ
ップ上で命令実行制御を管理している部分（例えば、プ
ログラムカウンタ）は単一である。
て並列処理プロセッサが注目されている。この並列処理
プロセッサは、その構成から、ＳＩＭＤ（Single Instr
uction stream-Multiple Data stream) 型とＭＩＭＤ(M
ultiple Instruction stream Multiple Data stream)型
に分類される。ＳＩＭＤ型の代表的なものとして、ＶＬ
ＩＷ(Very Long Instruction Word)がある。ＶＬＩＷで
は、プログラムカウンタで指し示され、かつ、一時にフ
ェッチして実行される命令は１個であるが、この命令長
が長く、備えられた複数のプロセッサで同時に実行可能
な複数の操作が単一の命令シーケンスに記述されてい
る。ここで、命令シーケンスとは、プロセッサの制御方
法の観点から見たときに、チップ上に物理的に存在する
プロセス（スレッド）は任意の時刻で単一であることを
示している。すなわち、例えば、ＴＳＳ(Time Sharing
System) によってマルチタスクを実行するにしても、チ
ップ上で命令実行制御を管理している部分（例えば、プ
ログラムカウンタ）は単一である。
【０００３】これに対して、ＭＩＭＤ型の並列処理プロ
セッサは、複数のプロセッサエレメント（ＰＥ）を独立
に動作させ、個別の命令を並列に実行する。すなわち、
複数の命令シーケンスによって並列処理を行う。この並
列処理プロセッサでは、チップ上で命令実行制御を管理
する部分は、各プロセッサエレメントにそれぞれ設けら
れている。
セッサは、複数のプロセッサエレメント（ＰＥ）を独立
に動作させ、個別の命令を並列に実行する。すなわち、
複数の命令シーケンスによって並列処理を行う。この並
列処理プロセッサでは、チップ上で命令実行制御を管理
する部分は、各プロセッサエレメントにそれぞれ設けら
れている。
【０００４】ここで、例えば、割り込み処理要求が発生
してプロセッサエレメントの制御が切り換わるときに、
ＶＬＩＷでは、制御部が単一であるため、その制御は比
較的簡単であるが、ＭＩＭＤ型の並列処理プロセッサで
は、複数の制御部が存在するため、割り込み発生時の制
御が複雑になりやすい。
してプロセッサエレメントの制御が切り換わるときに、
ＶＬＩＷでは、制御部が単一であるため、その制御は比
較的簡単であるが、ＭＩＭＤ型の並列処理プロセッサで
は、複数の制御部が存在するため、割り込み発生時の制
御が複雑になりやすい。
【０００５】ところで、従来から、ＭＩＭＤ型の並列処
理プロセッサでは、プロセッサエレメントの制御を簡単
化し、回路規模を縮小化するために、制御を集中的に管
理するコアプロセッサを設けることが多い。このコアプ
ロセッサは、他の一般のプロセッサに比べて機能が多
く、複雑なハードウェア構成をしている。
理プロセッサでは、プロセッサエレメントの制御を簡単
化し、回路規模を縮小化するために、制御を集中的に管
理するコアプロセッサを設けることが多い。このコアプ
ロセッサは、他の一般のプロセッサに比べて機能が多
く、複雑なハードウェア構成をしている。
【０００６】しかしながら、このコアプロセッサを用い
た並列処理プロッサでは、例外処理をコアプロセッサで
統括的に行うことから、例外処理時に、一般のプロセッ
サに比べてコアプロセッサの演算量が極端に多くなり、
システム全体として効率的な処理を行うことができな
い。
た並列処理プロッサでは、例外処理をコアプロセッサで
統括的に行うことから、例外処理時に、一般のプロセッ
サに比べてコアプロセッサの演算量が極端に多くなり、
システム全体として効率的な処理を行うことができな
い。
【０００７】また、従来から、特権レベルを各プロセッ
サエレメントに設定し、マルチタスクなどのシステムプ
ログラムを動作させる並列処理プロセッサは存在する。
この並列処理プロセッサでは、例外処理を行なう場合
に、例外処理要求を発したプロセッサエレメントが自分
自身で例外ハンドラ（例外処理のためのプログラム）を
直接呼び出して実行したり、システムコールによって例
外ハンドラを間接的に呼び出して自ら実行する。また、
例外処理を実行するプロセッサエレメントを予め固定す
る場合もある。しかしながら、これらの方法では、ユー
ザーモードでアプリケーションプログラムを処理してい
るプロセッサエレメントに例外処理が割り当てられてし
まうことがある。この場合、このプロセッサエレメント
は、アプリケーションプログラムの処理を一時中断し、
そのときのレジスタ内容を一時的にメモリに退避するな
どの処理を行う必要があり、アプリケーションプログラ
ムの処理が妨げられてしまう。並列処理プロセッサで
は、一般的に、アプリケーションプログラムの処理を可
能な限り止めずに、処理を行うことが要求される。
サエレメントに設定し、マルチタスクなどのシステムプ
ログラムを動作させる並列処理プロセッサは存在する。
この並列処理プロセッサでは、例外処理を行なう場合
に、例外処理要求を発したプロセッサエレメントが自分
自身で例外ハンドラ（例外処理のためのプログラム）を
直接呼び出して実行したり、システムコールによって例
外ハンドラを間接的に呼び出して自ら実行する。また、
例外処理を実行するプロセッサエレメントを予め固定す
る場合もある。しかしながら、これらの方法では、ユー
ザーモードでアプリケーションプログラムを処理してい
るプロセッサエレメントに例外処理が割り当てられてし
まうことがある。この場合、このプロセッサエレメント
は、アプリケーションプログラムの処理を一時中断し、
そのときのレジスタ内容を一時的にメモリに退避するな
どの処理を行う必要があり、アプリケーションプログラ
ムの処理が妨げられてしまう。並列処理プロセッサで
は、一般的に、アプリケーションプログラムの処理を可
能な限り止めずに、処理を行うことが要求される。
【０００８】また、特権レベルを比較してタスクを各プ
ロセッサエレメントに割り当てる並列処理プロセッサも
存在するが、この並列処理プロセッサでは、特権レベル
の比較はプロセッサエレメント上で動作するソフトウェ
アで行なわれる。そのため、高速なタスク割り当てがで
きない。
ロセッサエレメントに割り当てる並列処理プロセッサも
存在するが、この並列処理プロセッサでは、特権レベル
の比較はプロセッサエレメント上で動作するソフトウェ
アで行なわれる。そのため、高速なタスク割り当てがで
きない。
【０００９】本発明は、上述した従来技術に鑑みてなさ
れ、ユーザーモードで動作しているプロセッサエレメン
トの処理をできるだけ中断することなく、例外処理を効
率的に行うことができる並列処理プロセッサおよびその
処理方法を提供することを目的とする。
れ、ユーザーモードで動作しているプロセッサエレメン
トの処理をできるだけ中断することなく、例外処理を効
率的に行うことができる並列処理プロセッサおよびその
処理方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
並列処理プロセッサは、複数のプロセッサエレメントを
独立に動作させ、命令を並列に処理する並列処理プロセ
ッサであって、前記複数のプロセッサエレメントのいず
れかから割り込み処理要求を入力したときに、前記複数
のプロセッサエレメントのそれぞれの処理に対して設定
された特権レベルに基づいて、当該割り込み処理を割り
当てるプロセッサエレメントを決定する割り込み処理割
当手段を有する。
点を解決し、上述した目的を達成するために、本発明の
並列処理プロセッサは、複数のプロセッサエレメントを
独立に動作させ、命令を並列に処理する並列処理プロセ
ッサであって、前記複数のプロセッサエレメントのいず
れかから割り込み処理要求を入力したときに、前記複数
のプロセッサエレメントのそれぞれの処理に対して設定
された特権レベルに基づいて、当該割り込み処理を割り
当てるプロセッサエレメントを決定する割り込み処理割
当手段を有する。
【００１１】また、本発明の並列処理プロセッサは、好
ましくは、前記特権レベルは、ユーザーレベルと複数の
レベルで構成されるスーパーバイザーレベルとで構成さ
れ、前記割り込み処理割当手段は、前記スーパーバイー
ザーレベルで動作するプロセッサエレメントのうち、特
権レベルが最も低いプロセッサエレメントに前記割り込
み処理を割り当てる。
ましくは、前記特権レベルは、ユーザーレベルと複数の
レベルで構成されるスーパーバイザーレベルとで構成さ
れ、前記割り込み処理割当手段は、前記スーパーバイー
ザーレベルで動作するプロセッサエレメントのうち、特
権レベルが最も低いプロセッサエレメントに前記割り込
み処理を割り当てる。
【００１２】本発明の並列処理プロセッサでは、複数の
プロセッサエレメントのいずれかにおいて割り込み処理
要求が発生した場合に、ハードウェアによって実現され
る割り込み処理割当手段において、割り込み処理の割り
当てが統括的に行われる。このとき、割り込み処理割当
手段によって、割り込み処理は、スーパーバイザーレベ
ルで動作するプロセッサエレメントのうち、特権レベル
が最も低いプロセッサエレメントに割り当てられる。そ
のため、ユーザーレベルで動作しているプロセッサエレ
メントには、割り込み処理は割り当てられない。
プロセッサエレメントのいずれかにおいて割り込み処理
要求が発生した場合に、ハードウェアによって実現され
る割り込み処理割当手段において、割り込み処理の割り
当てが統括的に行われる。このとき、割り込み処理割当
手段によって、割り込み処理は、スーパーバイザーレベ
ルで動作するプロセッサエレメントのうち、特権レベル
が最も低いプロセッサエレメントに割り当てられる。そ
のため、ユーザーレベルで動作しているプロセッサエレ
メントには、割り込み処理は割り当てられない。
【００１３】
【発明の実施の形態】以下、本発明の実施形態に係わる
並列処理プロセッサおよびその処理方法について説明す
る。第１実施形態 図１は、本実施形態の並列処理プロセッサ１の構成図で
ある。図１に示すように、並列処理プロセッサ１は、共
通バス２にｎ個のプロセッサエレメント（ＰＥ）３1 〜
３n およびアービタ４が接続され、１チップで構成さて
いる。並列処理プロセッサ１は、ＭＩＭＤ型の並列処理
プロセッサであり、プロセッサエレメント３1 〜３n が
それぞれ内蔵された制御回路からの命令実行制御に基づ
いてを独立に動作し、個別の命令を並列に実行する。共
通バス２は、制御線、アドレスバスおよびデータバスな
どで構成される。
並列処理プロセッサおよびその処理方法について説明す
る。第１実施形態 図１は、本実施形態の並列処理プロセッサ１の構成図で
ある。図１に示すように、並列処理プロセッサ１は、共
通バス２にｎ個のプロセッサエレメント（ＰＥ）３1 〜
３n およびアービタ４が接続され、１チップで構成さて
いる。並列処理プロセッサ１は、ＭＩＭＤ型の並列処理
プロセッサであり、プロセッサエレメント３1 〜３n が
それぞれ内蔵された制御回路からの命令実行制御に基づ
いてを独立に動作し、個別の命令を並列に実行する。共
通バス２は、制御線、アドレスバスおよびデータバスな
どで構成される。
【００１４】図２は、図１に示すプロセッサエレメント
３1 の構成図である。図２に示すように、プロセッサエ
レメント３1 は、共通バス２に接続された内部バス３５
に、制御回路３１、演算回路３２、レジスタ３３および
ローカルメモリ３４を接続した構成になっている。プロ
セッサエレメント３1 では、ローカルメモリ３４に記録
されたインストラクション（命令）を制御回路３１から
の制御に基づいて演算回路３２が処理する。レジスタ３
３には、プロセッサエレメント３1 の特権レベルデータ
３６が格納されてる。特権レベルデータ３６は、８ビッ
トで構成され、２５６段階の特権レベルを表現可能であ
る。ここで、０〜１２７はスーパーバイザーモードを示
し、１２８〜２５５はユーザーモードを示す。ここで、
特権レベルデータ３６は、数字が小さくなるに従って、
高い特権のレベルを示している。
３1 の構成図である。図２に示すように、プロセッサエ
レメント３1 は、共通バス２に接続された内部バス３５
に、制御回路３１、演算回路３２、レジスタ３３および
ローカルメモリ３４を接続した構成になっている。プロ
セッサエレメント３1 では、ローカルメモリ３４に記録
されたインストラクション（命令）を制御回路３１から
の制御に基づいて演算回路３２が処理する。レジスタ３
３には、プロセッサエレメント３1 の特権レベルデータ
３６が格納されてる。特権レベルデータ３６は、８ビッ
トで構成され、２５６段階の特権レベルを表現可能であ
る。ここで、０〜１２７はスーパーバイザーモードを示
し、１２８〜２５５はユーザーモードを示す。ここで、
特権レベルデータ３６は、数字が小さくなるに従って、
高い特権のレベルを示している。
【００１５】ここで、スーパーバイザーモードとは、全
てのメモリ空間およびレジスタの読み書きが可能なモー
ドである。ユーザーモードとは、例えばメモリ空間およ
びレジスタのうち予め決められた範囲のものにのみアク
セスが許されているモードである。
てのメモリ空間およびレジスタの読み書きが可能なモー
ドである。ユーザーモードとは、例えばメモリ空間およ
びレジスタのうち予め決められた範囲のものにのみアク
セスが許されているモードである。
【００１６】制御回路３１は、アービタ４に対して、通
常の演算処理過程において発生する演算例外や、プログ
ラムにおいて明示的に発生させるシステムコール例外な
どの全ての例外を対象に、例外が発生したことを示す例
外処理発生信号ａ（１）をアービタ４に出力する。例外
処理発生信号ａ（１）は、プロセッサエレメント３1に
おいて例外が発生したときに、アクティブ状態になる。
例外が発生する要因としては、例えば、ハードウェアに
よるリセット、バスユニットによるオフチップメモリへ
の参照、データページエラー、インストラクショページ
エラー、無効な命令の実行などが挙げられる。
常の演算処理過程において発生する演算例外や、プログ
ラムにおいて明示的に発生させるシステムコール例外な
どの全ての例外を対象に、例外が発生したことを示す例
外処理発生信号ａ（１）をアービタ４に出力する。例外
処理発生信号ａ（１）は、プロセッサエレメント３1に
おいて例外が発生したときに、アクティブ状態になる。
例外が発生する要因としては、例えば、ハードウェアに
よるリセット、バスユニットによるオフチップメモリへ
の参照、データページエラー、インストラクショページ
エラー、無効な命令の実行などが挙げられる。
【００１７】また、制御回路３１は、例外処理発生信号
ａ（１）をアクティブにした後に、例外処理発生信号ａ
（１）をアービタが受け付けたことを確認する例外処理
実行決定信号ｂ（１）を検出する。プロセッサエレメン
ト３1 において例外処理を行なう場合においてのみ例外
処理実行命令ｃ（１）が検出され、アービタ４によって
アクティブ状態にされる。プロセッサエレメント３1 以
外に割り振られた場合には、例外処理実行命令信号ｃ
（２）は、割り振られたプロッセサの制御回路３１にて
検出される。
ａ（１）をアクティブにした後に、例外処理発生信号ａ
（１）をアービタが受け付けたことを確認する例外処理
実行決定信号ｂ（１）を検出する。プロセッサエレメン
ト３1 において例外処理を行なう場合においてのみ例外
処理実行命令ｃ（１）が検出され、アービタ４によって
アクティブ状態にされる。プロセッサエレメント３1 以
外に割り振られた場合には、例外処理実行命令信号ｃ
（２）は、割り振られたプロッセサの制御回路３１にて
検出される。
【００１８】プロセッサエレメント３2 〜３n の構成お
よび機能は、プロセッサエレメント３1 と同じである。
すなわち、並列処理プロセッサ１は、シンメトリックな
プロセッサエレメント３1 〜３n を備えたＭＩＭＤ型ア
ーキテクチャである。
よび機能は、プロセッサエレメント３1 と同じである。
すなわち、並列処理プロセッサ１は、シンメトリックな
プロセッサエレメント３1 〜３n を備えたＭＩＭＤ型ア
ーキテクチャである。
【００１９】図３は、図１に示すアービタ４の構成図で
ある。図３に示すように、アービタ４は、共通バス２お
よび内部バス４６に接続されたバッファ４５と、内部バ
ス４６に接続された制御回路４１、レジスタ４２、比較
回路４３およびレジスタ４４とで構成される。レジスタ
４４は、レジスタＰ1 〜Ｐn で構成され、プロセッサエ
レメント３2〜３n における特権レベルデータ３６の設
立時において、その値のコピーが共通バス２を介して、
それぞれレジスタＰ1 〜Ｐn に記憶される。
ある。図３に示すように、アービタ４は、共通バス２お
よび内部バス４６に接続されたバッファ４５と、内部バ
ス４６に接続された制御回路４１、レジスタ４２、比較
回路４３およびレジスタ４４とで構成される。レジスタ
４４は、レジスタＰ1 〜Ｐn で構成され、プロセッサエ
レメント３2〜３n における特権レベルデータ３６の設
立時において、その値のコピーが共通バス２を介して、
それぞれレジスタＰ1 〜Ｐn に記憶される。
【００２０】スーパーバイザーモード動作を行うプロセ
ッサエレメントの特権レベルデータ３６のうちひとつの
特権レベルデータ３６を読み出してレジスタ４２に記憶
する。次に、比較回路４３は、レジスタ４２に記憶され
た特権レベルデータ３６と、スーパーバイザーモード動
作を行うプロセッサエレメントの特権レベルデータ３６
のうちレジスタＰ1 〜Ｐn から順次に読み出された特権
レベルデータ３６とを順次に比較し、特権レベルの低い
方の特権レベルデータ３６をレジスタ４２に記憶する。
従って、最終的に、スーパーバイザーモード動作を行う
プロセッサエレメントの特権レベルデータ３６のうち最
も特権レベルの低い特権レベルデータ３６がレジスタ４
２に記憶される。このとき、レジスタ４２には、添付情
報として、特権レベルデータ３６に対応したプロセッサ
エレメントの番号が記憶される。
ッサエレメントの特権レベルデータ３６のうちひとつの
特権レベルデータ３６を読み出してレジスタ４２に記憶
する。次に、比較回路４３は、レジスタ４２に記憶され
た特権レベルデータ３６と、スーパーバイザーモード動
作を行うプロセッサエレメントの特権レベルデータ３６
のうちレジスタＰ1 〜Ｐn から順次に読み出された特権
レベルデータ３６とを順次に比較し、特権レベルの低い
方の特権レベルデータ３６をレジスタ４２に記憶する。
従って、最終的に、スーパーバイザーモード動作を行う
プロセッサエレメントの特権レベルデータ３６のうち最
も特権レベルの低い特権レベルデータ３６がレジスタ４
２に記憶される。このとき、レジスタ４２には、添付情
報として、特権レベルデータ３６に対応したプロセッサ
エレメントの番号が記憶される。
【００２１】なお、システムのリセット直後に、レジス
タ４２に記憶する特権レベルデータ３６を決定する処理
を最初に行なうこととなるが、レジスタＰ1 〜Ｐn に記
憶された特権レベルデータ３６は、全て同じ値に初期化
されているので、実質的に比較を行なう必要はない。と
ころで、ＯＳなどの特権を持ったプログラムは、任意の
時刻にプロセッサエレメント３1 〜３n の特権レベルデ
ータ３６を変更可能であるが、変更する毎に、そのコピ
ーをレジスタ４４に格納して更新する。システムのリセ
ット以後、ｍ回目の更新時には、レジスタ４２に記憶さ
れた特権レベルデータ３６と、更新されたプロセッサエ
レメントの特権レベルデータ３６とを比較し、その結果
を再びレジスタ４２に記憶する。すなわち、アービタ４
は、常に、スーパーバイザーモードで動作するプロセッ
サエレメントの特権レベルデータ３６のうち、最低レベ
ルのものをレジスタ４２に記憶している。
タ４２に記憶する特権レベルデータ３６を決定する処理
を最初に行なうこととなるが、レジスタＰ1 〜Ｐn に記
憶された特権レベルデータ３６は、全て同じ値に初期化
されているので、実質的に比較を行なう必要はない。と
ころで、ＯＳなどの特権を持ったプログラムは、任意の
時刻にプロセッサエレメント３1 〜３n の特権レベルデ
ータ３６を変更可能であるが、変更する毎に、そのコピ
ーをレジスタ４４に格納して更新する。システムのリセ
ット以後、ｍ回目の更新時には、レジスタ４２に記憶さ
れた特権レベルデータ３６と、更新されたプロセッサエ
レメントの特権レベルデータ３６とを比較し、その結果
を再びレジスタ４２に記憶する。すなわち、アービタ４
は、常に、スーパーバイザーモードで動作するプロセッ
サエレメントの特権レベルデータ３６のうち、最低レベ
ルのものをレジスタ４２に記憶している。
【００２２】以下、並列処理プロセッサ１における割り
込み処理について詳細に説明する。図４は、プロセッサ
エレメント３1 〜３n の動作モードの態様を示す図であ
る。なお、図４に示す場合において、例外処理要求を発
生するプロセッサエレメントをプロセッサエレメント３
r とし、特権レベルの設定（又は更新）は終了している
ものとする。プロセッサエレメント３r は、例外が発生
すると、図２に示す例外処理要求信号ａ（１）に対応し
た例外処理要求信号ａ（ｒ）をアクティブ状態にし、処
理を一旦停止（ハルト）する。
込み処理について詳細に説明する。図４は、プロセッサ
エレメント３1 〜３n の動作モードの態様を示す図であ
る。なお、図４に示す場合において、例外処理要求を発
生するプロセッサエレメントをプロセッサエレメント３
r とし、特権レベルの設定（又は更新）は終了している
ものとする。プロセッサエレメント３r は、例外が発生
すると、図２に示す例外処理要求信号ａ（１）に対応し
た例外処理要求信号ａ（ｒ）をアクティブ状態にし、処
理を一旦停止（ハルト）する。
【００２３】図４に示す（Ａ）では、プロセッサエレメ
ント３q がスーパーバイザーモードになっており、それ
以外のプロセッサエレメントはユーザモードになってい
る。この場合には、アービタ４の制御回路４１は、図５
（Ａ）に示すタイミング６１で、プロセッサエレメント
３q からの例外処理要求信号ａ（ｒ）がアクティブ状態
になったことを検出すると、スーパーバイザーモードで
動作しているのがプロセッサエレメント３q のみである
ことから、プロセッサエレメント３q に例外処理を割り
当てることを決定し、図５（Ｂ），（Ｃ）に示すタイミ
ング６２で、例外処理実行決定信号ｂ（ｒ）および例外
処理要求信号ｃ（ｑ）をアクティブ状態にする。プロセ
ッサエレメント３q は、例外処理要求信号ｃ（ｑ）がア
クティブ状態になったことを検出すると、その時まで実
行していた処理を退避して対応する例外処理を実行し、
タイミング６４において例外処理が終了すると、退避し
た処理を復帰して実行する。プロセッサエレメント３r
は、例外処理が発生したタイミング６１で例外処理発生
信号ａ（ｒ）をアクティブ状態としユーザーモードの処
理を停止する。その後、タイミング６２で例外処理実行
決定信号ｂ（ｒ）がアクティブ状態になり、タイミング
６３で例外処理発生信号ａ（ｒ）をインアクティブ状態
にする。
ント３q がスーパーバイザーモードになっており、それ
以外のプロセッサエレメントはユーザモードになってい
る。この場合には、アービタ４の制御回路４１は、図５
（Ａ）に示すタイミング６１で、プロセッサエレメント
３q からの例外処理要求信号ａ（ｒ）がアクティブ状態
になったことを検出すると、スーパーバイザーモードで
動作しているのがプロセッサエレメント３q のみである
ことから、プロセッサエレメント３q に例外処理を割り
当てることを決定し、図５（Ｂ），（Ｃ）に示すタイミ
ング６２で、例外処理実行決定信号ｂ（ｒ）および例外
処理要求信号ｃ（ｑ）をアクティブ状態にする。プロセ
ッサエレメント３q は、例外処理要求信号ｃ（ｑ）がア
クティブ状態になったことを検出すると、その時まで実
行していた処理を退避して対応する例外処理を実行し、
タイミング６４において例外処理が終了すると、退避し
た処理を復帰して実行する。プロセッサエレメント３r
は、例外処理が発生したタイミング６１で例外処理発生
信号ａ（ｒ）をアクティブ状態としユーザーモードの処
理を停止する。その後、タイミング６２で例外処理実行
決定信号ｂ（ｒ）がアクティブ状態になり、タイミング
６３で例外処理発生信号ａ（ｒ）をインアクティブ状態
にする。
【００２４】次に、図４に示す（Ｃ）では、プロセッサ
エレメント３r のみがスーパーバイザーモードである場
合であり、この場合には、制御回路４１は、アービタ４
は、プロセッサエレメント３r が発生した例外処理要求
信号ａ（ｒ）を入力すると、例外処理要求信号ｃ（ｒ）
をアクティブ状態にし、プロセッサエレメント３r 、す
なわち自分自身で対応した例外処理を行わせる。
エレメント３r のみがスーパーバイザーモードである場
合であり、この場合には、制御回路４１は、アービタ４
は、プロセッサエレメント３r が発生した例外処理要求
信号ａ（ｒ）を入力すると、例外処理要求信号ｃ（ｒ）
をアクティブ状態にし、プロセッサエレメント３r 、す
なわち自分自身で対応した例外処理を行わせる。
【００２５】次に、図４に示す（Ｄ）では、プロセッサ
エレメント３r およびプロセッサエレメント３1 がスー
パーバイザーモードである場合であり、この場合には、
制御回路４１は、プロセッサエレメント３r が発生した
例外処理要求信号ａ（ｒ）を入力すると、例外処理要求
信号ｃ（ｒ）をアクティブ状態にし、プロセッサエレメ
ント３r すなわち自分自身において対応した例外処理を
行なわせる。
エレメント３r およびプロセッサエレメント３1 がスー
パーバイザーモードである場合であり、この場合には、
制御回路４１は、プロセッサエレメント３r が発生した
例外処理要求信号ａ（ｒ）を入力すると、例外処理要求
信号ｃ（ｒ）をアクティブ状態にし、プロセッサエレメ
ント３r すなわち自分自身において対応した例外処理を
行なわせる。
【００２６】次に、図４に示す（Ｂ）は、例外処理要求
を発したプロセッサエレメント３rがユーザーモードで
あり、プロセッサエレメント３1 およびプロセッサエレ
メント３q がスーパーバイザーモードである場合であ
る。この場合には、アービタ４の制御回路４１は、プロ
セッサエレメント３r が発生した例外処理要求信号ａ
（ｒ）を入力すると、以下に示す方法で、例外処理を行
なうプロセッサエレメントを決定する。以下、例外処理
要求を発生するプロセッサエレメントがユーザーモード
であり、それ以外に、複数のスーパーバイザーモードで
動作するプロセッサエレメントが存在する場合に、いず
れのプロセッサエレメントに当該例外処理を割り当てる
かを決定する手法について説明する。なお、ここでは、
説明の簡略化のために、プロセッサエレメントの数ｎを
８とした場合について説明する。
を発したプロセッサエレメント３rがユーザーモードで
あり、プロセッサエレメント３1 およびプロセッサエレ
メント３q がスーパーバイザーモードである場合であ
る。この場合には、アービタ４の制御回路４１は、プロ
セッサエレメント３r が発生した例外処理要求信号ａ
（ｒ）を入力すると、以下に示す方法で、例外処理を行
なうプロセッサエレメントを決定する。以下、例外処理
要求を発生するプロセッサエレメントがユーザーモード
であり、それ以外に、複数のスーパーバイザーモードで
動作するプロセッサエレメントが存在する場合に、いず
れのプロセッサエレメントに当該例外処理を割り当てる
かを決定する手法について説明する。なお、ここでは、
説明の簡略化のために、プロセッサエレメントの数ｎを
８とした場合について説明する。
【００２７】図６は、複数のスーパーバイザーモードで
動作するプロセッサエレメントが存在する場合に、いず
れのプロセッサエレメントに当該例外処理を割り当てる
かを決定する手法を説明するための図である。この場合
には、例えば、ユーザーモードで動作するプロセッサエ
レメント３5が例外処理要求を発生したとする。すなわ
ち、アービタ４の制御回路４１は、例外処理要求信号ａ
（５）がアクティブ状態になったことを検出し、レジス
タ４４のレジスタＰ1 〜Ｐn に記憶された各プロセッサ
エレメントの特権レベルデータ３６のうちスーパーバイ
ザーモード（０〜１２７）にあるもので、最低レベルの
ものを検出する。比較演算は、図３に示す比較回路４３
において前述したように行われている。
動作するプロセッサエレメントが存在する場合に、いず
れのプロセッサエレメントに当該例外処理を割り当てる
かを決定する手法を説明するための図である。この場合
には、例えば、ユーザーモードで動作するプロセッサエ
レメント３5が例外処理要求を発生したとする。すなわ
ち、アービタ４の制御回路４１は、例外処理要求信号ａ
（５）がアクティブ状態になったことを検出し、レジス
タ４４のレジスタＰ1 〜Ｐn に記憶された各プロセッサ
エレメントの特権レベルデータ３６のうちスーパーバイ
ザーモード（０〜１２７）にあるもので、最低レベルの
ものを検出する。比較演算は、図３に示す比較回路４３
において前述したように行われている。
【００２８】このとき、スーパーバイザーモードのプロ
セッサエレメントの特権レベルデータ３６のうち、最低
レベルのものがレジスタ４２に記憶されている。図６に
示す（Ａ）の場合には、プロセッサエレメント３1 ，３
2 ，３3 ，３7がスーパーバイザーモードであることか
ら、これらに対応した特権レベルデータ３６のうち最低
レベルのものが、レジスタ４２に記憶れている。すなわ
ち、特権レベルが「８０」であるプロセッサエレメント
３3 の特権レベルデータ３６がレジスタ４２に記憶され
ている。制御回路４１は、レジスタ４２の記憶内容から
プロセッサエレメント３3 に例外処理を割り当てること
を決定し、例外処理要求信号ｃ（３）をアクティブ状態
にする。これによって、プロセッサエレメント３3 にお
いて対応した例外処理が行なわれる。
セッサエレメントの特権レベルデータ３６のうち、最低
レベルのものがレジスタ４２に記憶されている。図６に
示す（Ａ）の場合には、プロセッサエレメント３1 ，３
2 ，３3 ，３7がスーパーバイザーモードであることか
ら、これらに対応した特権レベルデータ３６のうち最低
レベルのものが、レジスタ４２に記憶れている。すなわ
ち、特権レベルが「８０」であるプロセッサエレメント
３3 の特権レベルデータ３６がレジスタ４２に記憶され
ている。制御回路４１は、レジスタ４２の記憶内容から
プロセッサエレメント３3 に例外処理を割り当てること
を決定し、例外処理要求信号ｃ（３）をアクティブ状態
にする。これによって、プロセッサエレメント３3 にお
いて対応した例外処理が行なわれる。
【００２９】次に、図６に示す（Ｂ）の場合に、例え
ば、プロセッサエレメント３5 がユーザーモードで動作
中に例外処理要求を発生したとする。この場合には、プ
ロセッサエレメント３1 ，３2 ，３3 ，３7 がスーパー
バイザーモードであり、プロセッサエレメント３2 ，３
3 の双方の特権レベルが最低レベルの「８０」である。
このとき、プロセッサエレメント３2 ，３3 のいずれに
例外処理を割り当てるかが問題となるが、本実施形態で
は、候補にあげられたプロセッサエレメントのうち、前
回例外処理が割り当てられたプロセッサエレメントの番
号の次の番号から検索したときに、最初に当たる番号の
プロセッサエレメントに例外処理を割り当てる。例え
ば、前回にプロセッサエレメント３2 に例外処理が割り
当てられたときには、「２」の次の「３」から順次に検
索し、最終的にプロセッサエレメント３3 に例外処理を
割り付ける。すなわち、レジスタ４２には、プロセッサ
エレメント３3 の特権レベルデータ３６が記憶されてい
る。
ば、プロセッサエレメント３5 がユーザーモードで動作
中に例外処理要求を発生したとする。この場合には、プ
ロセッサエレメント３1 ，３2 ，３3 ，３7 がスーパー
バイザーモードであり、プロセッサエレメント３2 ，３
3 の双方の特権レベルが最低レベルの「８０」である。
このとき、プロセッサエレメント３2 ，３3 のいずれに
例外処理を割り当てるかが問題となるが、本実施形態で
は、候補にあげられたプロセッサエレメントのうち、前
回例外処理が割り当てられたプロセッサエレメントの番
号の次の番号から検索したときに、最初に当たる番号の
プロセッサエレメントに例外処理を割り当てる。例え
ば、前回にプロセッサエレメント３2 に例外処理が割り
当てられたときには、「２」の次の「３」から順次に検
索し、最終的にプロセッサエレメント３3 に例外処理を
割り付ける。すなわち、レジスタ４２には、プロセッサ
エレメント３3 の特権レベルデータ３６が記憶されてい
る。
【００３０】以上説明したように、並列処理プロセッサ
１によれば、ひとつのプロセッサエレメントにおいて例
外が発生した場合に、その例外処理を行なうプロセッサ
エレメントをハードウェアであるアービタ４において統
括的に決定する。このとき、例外処理の割り当てにおい
て、プロセッサエレメント相互間での通信は行なわれ
ず、プロセッサエレメントとアービタ４との間でのみ通
信が行なわれる。そのため、例外処理に伴いプロセッサ
エレメント相互間の通信量が極端に大きくなることはな
く、また、例外処理を行なうプロセッサエレメントをソ
フトウェアを用いて決定する場合に比べて、例外処理の
割り当てを迅速に行なうことができる。また、並列処理
プロセッサ１によれば、スーパーバイザーモードで動作
しているプロセッサエレメントに、例外処理を割り当て
るため、ユーザーモードで動作しているプロセッサエレ
メントの処理が中断することを効果的に回避できる。
１によれば、ひとつのプロセッサエレメントにおいて例
外が発生した場合に、その例外処理を行なうプロセッサ
エレメントをハードウェアであるアービタ４において統
括的に決定する。このとき、例外処理の割り当てにおい
て、プロセッサエレメント相互間での通信は行なわれ
ず、プロセッサエレメントとアービタ４との間でのみ通
信が行なわれる。そのため、例外処理に伴いプロセッサ
エレメント相互間の通信量が極端に大きくなることはな
く、また、例外処理を行なうプロセッサエレメントをソ
フトウェアを用いて決定する場合に比べて、例外処理の
割り当てを迅速に行なうことができる。また、並列処理
プロセッサ１によれば、スーパーバイザーモードで動作
しているプロセッサエレメントに、例外処理を割り当て
るため、ユーザーモードで動作しているプロセッサエレ
メントの処理が中断することを効果的に回避できる。
【００３１】本発明は上述した実施形態には限定されな
い。例えば、特権レベルデータ３６を、レジスタ３３で
はなく、ローカルメモリ３４にのみ記憶するようにして
もよい。また、上述した実施形態では、特権レベルデー
タ３６をプロセッサエレメント３1 〜３n およびアービ
タ４の双方において記憶する場合について例示したが、
特権レベルデータ３６をアービタ４にのみ記憶するよう
にしてもよい。
い。例えば、特権レベルデータ３６を、レジスタ３３で
はなく、ローカルメモリ３４にのみ記憶するようにして
もよい。また、上述した実施形態では、特権レベルデー
タ３６をプロセッサエレメント３1 〜３n およびアービ
タ４の双方において記憶する場合について例示したが、
特権レベルデータ３６をアービタ４にのみ記憶するよう
にしてもよい。
【００３２】第２実施形態 第１実施形態では、例外の発生要因とは無関係に例外処
理を行なうプロセッサエレメントが決定されている。従
って、図１に示すプロセッサエレメント３1 〜３n から
アービタ４に出力される例外処理要求信号ａ（１）〜ａ
（ｎ）は、アクティブおよびインアクティブの２つの状
態によって例外の発生の有無のみを示す１ビットの信号
である。本実施形態では、例外の発生要因によって、プ
ロセッサエレメント３1 〜３nからアービタ４に出力さ
れる例外処理要求に要求レベルを設定し、この要求レベ
ルに応じて例外処理を実行するプロセッサエレメント３
1 〜３n を決定する。すなわち、プロセッサエレメント
３1 〜３n は、例外の発生要因に応じた要求レベルを示
す例外処理要求信号をアービタ４に出力する。このと
き、１２８段階の要求レベルが設定され、例外処理要求
信号は７ビットの信号である。
理を行なうプロセッサエレメントが決定されている。従
って、図１に示すプロセッサエレメント３1 〜３n から
アービタ４に出力される例外処理要求信号ａ（１）〜ａ
（ｎ）は、アクティブおよびインアクティブの２つの状
態によって例外の発生の有無のみを示す１ビットの信号
である。本実施形態では、例外の発生要因によって、プ
ロセッサエレメント３1 〜３nからアービタ４に出力さ
れる例外処理要求に要求レベルを設定し、この要求レベ
ルに応じて例外処理を実行するプロセッサエレメント３
1 〜３n を決定する。すなわち、プロセッサエレメント
３1 〜３n は、例外の発生要因に応じた要求レベルを示
す例外処理要求信号をアービタ４に出力する。このと
き、１２８段階の要求レベルが設定され、例外処理要求
信号は７ビットの信号である。
【００３３】アービタ４では、スーパーバイザーモード
で動作しているプロセッサエレメント３1 〜３n の特権
レベルデータ３６のうち、入力した例外処理要求信号が
示す要求レベルを越えない特権レベルデータ３６のうち
最低レベルのものを検索し、その検索した特権レベルデ
ータ３６に対応したプロセッサエレメント３1 〜３nに
例外処理を行なわせる。すなわち、プロセッサエレメン
ト３1 〜３n は、自らの特権レベルデータ３６の特権レ
ベルよりも高い要求レベルを持つ例外処理要求のみを受
け付け、同一あるいは低い要求レベルの例外処理要求は
マスクする。このとき、プロセッサエレメント３1 〜３
n は、自らが例外処理要求を発生した場合には、例外処
理要求をマスクしない。
で動作しているプロセッサエレメント３1 〜３n の特権
レベルデータ３６のうち、入力した例外処理要求信号が
示す要求レベルを越えない特権レベルデータ３６のうち
最低レベルのものを検索し、その検索した特権レベルデ
ータ３６に対応したプロセッサエレメント３1 〜３nに
例外処理を行なわせる。すなわち、プロセッサエレメン
ト３1 〜３n は、自らの特権レベルデータ３６の特権レ
ベルよりも高い要求レベルを持つ例外処理要求のみを受
け付け、同一あるいは低い要求レベルの例外処理要求は
マスクする。このとき、プロセッサエレメント３1 〜３
n は、自らが例外処理要求を発生した場合には、例外処
理要求をマスクしない。
【００３４】以上説明したように、本実施形態の並列処
理プロセッサによれば、例外処理要求の要求レベルに応
じて、例外処理を割り当てるプロセッサエレメントを決
定する。そのため、重要度の低い例外発生要因によっ
て、プロセッサエレメントにおける重要度の高い処理が
中断されることを効果的に抑制でき、より適切なプロセ
ッサエレメントに例外処理を割り当てることができる。
理プロセッサによれば、例外処理要求の要求レベルに応
じて、例外処理を割り当てるプロセッサエレメントを決
定する。そのため、重要度の低い例外発生要因によっ
て、プロセッサエレメントにおける重要度の高い処理が
中断されることを効果的に抑制でき、より適切なプロセ
ッサエレメントに例外処理を割り当てることができる。
【００３５】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、プロセッサエレメ
ントの動作モードとして、ユーザーモードとスーパーバ
イザーモードを設けたが、動作モードの数は任意であ
る。また、上述した実施形態では、特権レベルデータ３
６が変更される度に図３に示す比較回路４３によるレジ
スタ４２の記憶データの更新処理を行なう場合について
例示したが、この更新処理は、例外発生時に統括的に行
なうようにしてもよい。
い。例えば、上述した実施形態では、プロセッサエレメ
ントの動作モードとして、ユーザーモードとスーパーバ
イザーモードを設けたが、動作モードの数は任意であ
る。また、上述した実施形態では、特権レベルデータ３
６が変更される度に図３に示す比較回路４３によるレジ
スタ４２の記憶データの更新処理を行なう場合について
例示したが、この更新処理は、例外発生時に統括的に行
なうようにしてもよい。
【００３６】
【発明の効果】以上説明したように、本発明の並列処理
プロセッサおよびその方法によれば、割り込み処理を迅
速かつ効率的に適切なプロセッサエレメントに割り当て
ることができる。
プロセッサおよびその方法によれば、割り込み処理を迅
速かつ効率的に適切なプロセッサエレメントに割り当て
ることができる。
【図１】図１は、本発明の実施形態の並列処理プロセッ
サの構成図である。
サの構成図である。
【図２】図２は、図１に示すプロセッサエレメントの構
成図である。
成図である。
【図３】図３は、図１に示すアービタの構成図である。
【図４】図４は、各プロセッサエレメントの動作モード
の態様を示す図である。
の態様を示す図である。
【図５】図５（Ａ）〜（Ｄ）は、プロセッサエレメント
とアービタとの間で入出力される例外処理要求信号およ
び例外処理実行決定信号を説明するための図である。
とアービタとの間で入出力される例外処理要求信号およ
び例外処理実行決定信号を説明するための図である。
【図６】図６は、複数のスーパーバイザーモードで動作
するプロセッサエレメントが存在する場合に、いずれの
プロセッサエレメントに当該例外処理を割り当てるかを
決定する手法を説明するための図である。
するプロセッサエレメントが存在する場合に、いずれの
プロセッサエレメントに当該例外処理を割り当てるかを
決定する手法を説明するための図である。
１…並列処理プロセッサ、２…共通バス、３1 〜３n …
プロセッサエレメント、４…アービタ、３１…制御回
路、３２…演算回路、３３…レジスタ、３４…ローカル
メモリ、３６…特権レベルデータ、４１…制御回路、４
２…レジスタ、４３…比較回路、４４…レジスタ、４５
…バッファ
プロセッサエレメント、４…アービタ、３１…制御回
路、３２…演算回路、３３…レジスタ、３４…ローカル
メモリ、３６…特権レベルデータ、４１…制御回路、４
２…レジスタ、４３…比較回路、４４…レジスタ、４５
…バッファ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年４月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】また、制御回路３１は、例外処理発生信号
ａ（１）をアクティブにした後に、例外処理発生信号ａ
（１）をアービタが受け付けたことを確認する例外処理
実行決定信号ｂ（１）を検出する。プロセッサエレメン
ト３1 において例外処理を行なう場合においてのみ例外
処理実行命令信号ｃ（１）が検出され、アービタ４によ
ってアクティブ状態にされる。プロセッサエレメント３
1 以外に割り振られた場合には、例外処理実行命令信号
ｃ（２）は、割り振られたプロッセサの制御回路３１に
て検出される。
ａ（１）をアクティブにした後に、例外処理発生信号ａ
（１）をアービタが受け付けたことを確認する例外処理
実行決定信号ｂ（１）を検出する。プロセッサエレメン
ト３1 において例外処理を行なう場合においてのみ例外
処理実行命令信号ｃ（１）が検出され、アービタ４によ
ってアクティブ状態にされる。プロセッサエレメント３
1 以外に割り振られた場合には、例外処理実行命令信号
ｃ（２）は、割り振られたプロッセサの制御回路３１に
て検出される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】以下、並列処理プロセッサ１における割り
込み処理について詳細に説明する。図４は、プロセッサ
エレメント３1 〜３n の動作モードの態様を示す図であ
る。なお、図４に示す場合において、例外処理要求を発
生するプロセッサエレメントをプロセッサエレメント３
r とし、特権レベルの設定（又は更新）は終了している
ものとする。プロセッサエレメント３r は、例外が発生
すると、図２に示す例外処理要求信号ａ（１）に対応し
た例外処理発生信号ａ（ｒ）をアクティブ状態にし、処
理を一旦停止（ハルト）する。
込み処理について詳細に説明する。図４は、プロセッサ
エレメント３1 〜３n の動作モードの態様を示す図であ
る。なお、図４に示す場合において、例外処理要求を発
生するプロセッサエレメントをプロセッサエレメント３
r とし、特権レベルの設定（又は更新）は終了している
ものとする。プロセッサエレメント３r は、例外が発生
すると、図２に示す例外処理要求信号ａ（１）に対応し
た例外処理発生信号ａ（ｒ）をアクティブ状態にし、処
理を一旦停止（ハルト）する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】図４に示す（Ａ）では、プロセッサエレメ
ント３q がスーパーバイザーモードになっており、それ
以外のプロセッサエレメントはユーザモードになってい
る。この場合には、アービタ４の制御回路４１は、図５
（Ａ）に示すタイミング６１で、プロセッサエレメント
３q からの例外処理発生信号ａ（ｒ）がアクティブ状態
になったことを検出すると、スーパーバイザーモードで
動作しているのがプロセッサエレメント３q のみである
ことから、プロセッサエレメント３q に例外処理を割り
当てることを決定し、図５（Ｂ），（Ｃ）に示すタイミ
ング６２で、例外処理実行決定信号ｂ（ｒ）および例外
処理実行命令信号ｃ（ｑ）をアクティブ状態にする。プ
ロセッサエレメント３q は、例外処理実行命令信号ｃ
（ｑ）がアクティブ状態になったことを検出すると、そ
の時まで実行していた処理を退避して対応する例外処理
を実行し、タイミング６４において例外処理が終了する
と、退避した処理を復帰して実行する。プロセッサエレ
メント３r は、例外処理が発生したタイミング６１で例
外処理発生信号ａ（ｒ）をアクティブ状態としユーザー
モードの処理を停止する。その後、タイミング６２で例
外処理実行決定信号ｂ（ｒ）がアクティブ状態になり、
タイミング６３で例外処理発生信号ａ（ｒ）をインアク
ティブ状態にする。
ント３q がスーパーバイザーモードになっており、それ
以外のプロセッサエレメントはユーザモードになってい
る。この場合には、アービタ４の制御回路４１は、図５
（Ａ）に示すタイミング６１で、プロセッサエレメント
３q からの例外処理発生信号ａ（ｒ）がアクティブ状態
になったことを検出すると、スーパーバイザーモードで
動作しているのがプロセッサエレメント３q のみである
ことから、プロセッサエレメント３q に例外処理を割り
当てることを決定し、図５（Ｂ），（Ｃ）に示すタイミ
ング６２で、例外処理実行決定信号ｂ（ｒ）および例外
処理実行命令信号ｃ（ｑ）をアクティブ状態にする。プ
ロセッサエレメント３q は、例外処理実行命令信号ｃ
（ｑ）がアクティブ状態になったことを検出すると、そ
の時まで実行していた処理を退避して対応する例外処理
を実行し、タイミング６４において例外処理が終了する
と、退避した処理を復帰して実行する。プロセッサエレ
メント３r は、例外処理が発生したタイミング６１で例
外処理発生信号ａ（ｒ）をアクティブ状態としユーザー
モードの処理を停止する。その後、タイミング６２で例
外処理実行決定信号ｂ（ｒ）がアクティブ状態になり、
タイミング６３で例外処理発生信号ａ（ｒ）をインアク
ティブ状態にする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】次に、図４に示す（Ｃ）では、プロセッサ
エレメント３r のみがスーパーバイザーモードである場
合であり、この場合には、制御回路４１は、アービタ４
は、プロセッサエレメント３r が発生した例外処理発生
信号ａ（ｒ）を入力すると、例外処理実行命令信号ｃ
（ｒ）をアクティブ状態にし、プロセッサエレメント３
r 、すなわち自分自身で対応した例外処理を行わせる。
エレメント３r のみがスーパーバイザーモードである場
合であり、この場合には、制御回路４１は、アービタ４
は、プロセッサエレメント３r が発生した例外処理発生
信号ａ（ｒ）を入力すると、例外処理実行命令信号ｃ
（ｒ）をアクティブ状態にし、プロセッサエレメント３
r 、すなわち自分自身で対応した例外処理を行わせる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次に、図４に示す（Ｄ）では、プロセッサ
エレメント３r およびプロセッサエレメント３1 がスー
パーバイザーモードである場合であり、この場合には、
制御回路４１は、プロセッサエレメント３r が発生した
例外処理発生信号ａ（ｒ）を入力すると、例外処理実行
命令信号ｃ（ｒ）をアクティブ状態にし、プロセッサエ
レメント３r すなわち自分自身において対応した例外処
理を行なわせる。
エレメント３r およびプロセッサエレメント３1 がスー
パーバイザーモードである場合であり、この場合には、
制御回路４１は、プロセッサエレメント３r が発生した
例外処理発生信号ａ（ｒ）を入力すると、例外処理実行
命令信号ｃ（ｒ）をアクティブ状態にし、プロセッサエ
レメント３r すなわち自分自身において対応した例外処
理を行なわせる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】次に、図４に示す（Ｂ）は、例外処理要求
を発したプロセッサエレメント３rがユーザーモードで
あり、プロセッサエレメント３1 およびプロセッサエレ
メント３q がスーパーバイザーモードである場合であ
る。この場合には、アービタ４の制御回路４１は、プロ
セッサエレメント３r が発生した例外処理発生信号ａ
（ｒ）を入力すると、以下に示す方法で、例外処理を行
なうプロセッサエレメントを決定する。以下、例外処理
要求を発生するプロセッサエレメントがユーザーモード
であり、それ以外に、複数のスーパーバイザーモードで
動作するプロセッサエレメントが存在する場合に、いず
れのプロセッサエレメントに当該例外処理を割り当てる
かを決定する手法について説明する。なお、ここでは、
説明の簡略化のために、プロセッサエレメントの数ｎを
８とした場合について説明する。
を発したプロセッサエレメント３rがユーザーモードで
あり、プロセッサエレメント３1 およびプロセッサエレ
メント３q がスーパーバイザーモードである場合であ
る。この場合には、アービタ４の制御回路４１は、プロ
セッサエレメント３r が発生した例外処理発生信号ａ
（ｒ）を入力すると、以下に示す方法で、例外処理を行
なうプロセッサエレメントを決定する。以下、例外処理
要求を発生するプロセッサエレメントがユーザーモード
であり、それ以外に、複数のスーパーバイザーモードで
動作するプロセッサエレメントが存在する場合に、いず
れのプロセッサエレメントに当該例外処理を割り当てる
かを決定する手法について説明する。なお、ここでは、
説明の簡略化のために、プロセッサエレメントの数ｎを
８とした場合について説明する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】図６は、複数のスーパーバイザーモードで
動作するプロセッサエレメントが存在する場合に、いず
れのプロセッサエレメントに当該例外処理を割り当てる
かを決定する手法を説明するための図である。この場合
には、例えば、ユーザーモードで動作するプロセッサエ
レメント３5が例外処理要求を発生したとする。すなわ
ち、アービタ４の制御回路４１は、例外処理発生信号ａ
（５）がアクティブ状態になったことを検出し、レジス
タ４４のレジスタＰ1 〜Ｐn に記憶された各プロセッサ
エレメントの特権レベルデータ３６のうちスーパーバイ
ザーモード（０〜１２７）にあるもので、最低レベルの
ものを検出する。比較演算は、図３に示す比較回路４３
において前述したように行われている。
動作するプロセッサエレメントが存在する場合に、いず
れのプロセッサエレメントに当該例外処理を割り当てる
かを決定する手法を説明するための図である。この場合
には、例えば、ユーザーモードで動作するプロセッサエ
レメント３5が例外処理要求を発生したとする。すなわ
ち、アービタ４の制御回路４１は、例外処理発生信号ａ
（５）がアクティブ状態になったことを検出し、レジス
タ４４のレジスタＰ1 〜Ｐn に記憶された各プロセッサ
エレメントの特権レベルデータ３６のうちスーパーバイ
ザーモード（０〜１２７）にあるもので、最低レベルの
ものを検出する。比較演算は、図３に示す比較回路４３
において前述したように行われている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】このとき、スーパーバイザーモードのプロ
セッサエレメントの特権レベルデータ３６のうち、最低
レベルのものがレジスタ４２に記憶されている。図６に
示す（Ａ）の場合には、プロセッサエレメント３1 ，３
2 ，３3 ，３7がスーパーバイザーモードであることか
ら、これらに対応した特権レベルデータ３６のうち最低
レベルのものが、レジスタ４２に記憶れている。すなわ
ち、特権レベルが「８０」であるプロセッサエレメント
３3 の特権レベルデータ３６がレジスタ４２に記憶され
ている。制御回路４１は、レジスタ４２の記憶内容から
プロセッサエレメント３3 に例外処理を割り当てること
を決定し、例外処理実行命令信号ｃ（３）をアクティブ
状態にする。これによって、プロセッサエレメント３3
において対応した例外処理が行なわれる。
セッサエレメントの特権レベルデータ３６のうち、最低
レベルのものがレジスタ４２に記憶されている。図６に
示す（Ａ）の場合には、プロセッサエレメント３1 ，３
2 ，３3 ，３7がスーパーバイザーモードであることか
ら、これらに対応した特権レベルデータ３６のうち最低
レベルのものが、レジスタ４２に記憶れている。すなわ
ち、特権レベルが「８０」であるプロセッサエレメント
３3 の特権レベルデータ３６がレジスタ４２に記憶され
ている。制御回路４１は、レジスタ４２の記憶内容から
プロセッサエレメント３3 に例外処理を割り当てること
を決定し、例外処理実行命令信号ｃ（３）をアクティブ
状態にする。これによって、プロセッサエレメント３3
において対応した例外処理が行なわれる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】第２実施形態 第１実施形態では、例外の発生要因とは無関係に例外処
理を行なうプロセッサエレメントが決定されている。従
って、図１に示すプロセッサエレメント３1 〜３n から
アービタ４に出力される例外処理発生信号ａ（１）〜ａ
（ｎ）は、アクティブおよびインアクティブの２つの状
態によって例外の発生の有無のみを示す１ビットの信号
である。本実施形態では、例外の発生要因によって、プ
ロセッサエレメント３1 〜３nからアービタ４に出力さ
れる例外処理要求に要求レベルを設定し、この要求レベ
ルに応じて例外処理を実行するプロセッサエレメント３
1 〜３n を決定する。すなわち、プロセッサエレメント
３1 〜３n は、例外の発生要因に応じた要求レベルを示
す例外処理要求信号をアービタ４に出力する。このと
き、１２８段階の要求レベルが設定され、例外処理要求
信号は７ビットの信号である。
理を行なうプロセッサエレメントが決定されている。従
って、図１に示すプロセッサエレメント３1 〜３n から
アービタ４に出力される例外処理発生信号ａ（１）〜ａ
（ｎ）は、アクティブおよびインアクティブの２つの状
態によって例外の発生の有無のみを示す１ビットの信号
である。本実施形態では、例外の発生要因によって、プ
ロセッサエレメント３1 〜３nからアービタ４に出力さ
れる例外処理要求に要求レベルを設定し、この要求レベ
ルに応じて例外処理を実行するプロセッサエレメント３
1 〜３n を決定する。すなわち、プロセッサエレメント
３1 〜３n は、例外の発生要因に応じた要求レベルを示
す例外処理要求信号をアービタ４に出力する。このと
き、１２８段階の要求レベルが設定され、例外処理要求
信号は７ビットの信号である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】図５（Ａ）〜（Ｄ）は、プロセッサエレメント
とアービタとの間で入出力される例外処理発生信号、例
外処理実行決定信号および例外処理実行命令信号を説明
するための図である。
とアービタとの間で入出力される例外処理発生信号、例
外処理実行決定信号および例外処理実行命令信号を説明
するための図である。
Claims (8)
- 【請求項１】複数のプロセッサエレメントを独立に動作
させ、命令を並列に処理する並列処理プロセッサにおい
て、 前記複数のプロセッサエレメントのいずれかから割り込
み処理要求を入力したときに、前記複数のプロセッサエ
レメントのそれぞれに対して設定された特権レベルに基
づいて、当該割り込み処理を割り当てるプロセッサエレ
メントを決定する割り込み処理割当手段を有する並列処
理プロセッサ。 - 【請求項２】前記割り込み処理割当手段は、前記特権レ
ベルを記憶する内部メモリと、 前記複数のプロセッサエレメントに設定された特権レベ
ルを前記内部メモリから読み出して比較する比較手段と
を有する請求項１に記載の並列処理プロセッサ。 - 【請求項３】前記特権レベルは、ユーザーレベルと複数
のレベルで構成されるスーパーバイザーレベルとで構成
され、 前記割り込み処理割当手段は、前記スーパーバイーザー
レベルで動作するプロセッサエレメントのうち、特権レ
ベルが最も低いプロセッサエレメントに前記割り込み処
理を割り当てる請求項１に記載の並列処理プロセッサ。 - 【請求項４】前記割り込み処理要求には、割り込み要因
に応じた要求レベルが含まれ、 前記割り込み処理割当手段は、前記要求レベルより低い
特権レベルに設定されたプロセッサエレメントに、前記
割り込み要求に応じた割り込み処理を割り当てる請求項
１に記載の並列処理プロセッサ。 - 【請求項５】前記割り込み処理は、例外処理である請求
項１に記載の並列処理プロセッサ。 - 【請求項６】前記複数のプロセッサエレメントは、同一
のハードウェア構成をしている請求項１に記載の並列処
理プロセッサ。 - 【請求項７】複数のプロセッサエレメントを独立に動作
させ、命令を並列に処理する並列処理方法において、 前記複数のプロセッサエレメントのいずれかが割り込み
処理要求を発したときに、前記複数のプロセッサエレメ
ントのそれぞれに対して設定された特権レベルに基づい
て、当該割り込み処理を割り当てるプロセッサエレメン
トを決定する並列処理方法。 - 【請求項８】前記特権レベルは、ユーザーレベルと複数
のレベルで構成されるスーパーバイザーレベルとで構成
され、 前記スーパーバイーザーレベルで動作するプロセッサエ
レメントのうち、特権レベルが最も低いプロセッサエレ
メントに前記割り込み処理を割り当てる請求項７に記載
の並列処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255797A JPH10240702A (ja) | 1997-02-26 | 1997-02-26 | 並列処理プロセッサおよびその処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255797A JPH10240702A (ja) | 1997-02-26 | 1997-02-26 | 並列処理プロセッサおよびその処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10240702A true JPH10240702A (ja) | 1998-09-11 |
Family
ID=12639354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4255797A Pending JPH10240702A (ja) | 1997-02-26 | 1997-02-26 | 並列処理プロセッサおよびその処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10240702A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160033689A (ko) * | 2013-07-17 | 2016-03-28 | 비트데펜더 아이피알 매니지먼트 엘티디 | 스왑 아웃된 메모리 페이지의 가상 머신 가상화된 메모리로의 맵핑을 위한 가상 머신에서의 페이지 오류 삽입 |
-
1997
- 1997-02-26 JP JP4255797A patent/JPH10240702A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160033689A (ko) * | 2013-07-17 | 2016-03-28 | 비트데펜더 아이피알 매니지먼트 엘티디 | 스왑 아웃된 메모리 페이지의 가상 머신 가상화된 메모리로의 맵핑을 위한 가상 머신에서의 페이지 오류 삽입 |
| JP2016525255A (ja) * | 2013-07-17 | 2016-08-22 | ビットディフェンダー アイピーアール マネジメント リミテッド | 仮想マシンにおけるページフォールトインジェクション |
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