JPH10222459A - 機能メモリとそれを用いたデータ処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 フレームバッファ等の特定用途のメモリとマ
イクロプロセッサ等の中央処理装置との間のデータ転送
高速に行なう。 【解決手段】 データ処理装置2000、は中央処理ユニッ
ト100、と機能メモリ200と標準メモリ210とを具備し、
前記機能メモリ200は内部メモリとその内部メモリのデ
ータを決められた手順によって加工する処理ユニットと
を単一の半導体基板上に形成する。中央処理ユニット10
0、と内部メモリ間の最大データ転送速度が中央処理ユ
ニット100、と標準メモリ210間の最大データ転送速度以
上であるようにされる。機能メモリ内のメモリと処理ユ
ニットとの間で高バンド幅データ転送が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は機能メモリ及びそれ
を用いたデータ処理装置に関し、特にメモリとの間で高
バンド幅データ転送を要する処理の実行に適した技術に
関する。

【０００２】

【従来の技術】図１には、従来のパソコンのグラフィッ
クス・インタフェースの例が示される。マイクロプロセ
ッサ10が標準メモリ210をアクセスする場合、メモリコ
ントローラ110を介してメモリバス300に接続された標準
メモリ210をアクセスする。また、マイクロプロセッサ1
0がフレームバッファ320をアクセスする場合、メモリコ
ントローラ110を介してPCI(Peripheral Component Inte
rconnection)バス310を制御し、PCIバス310に接続され
たグラフィックコントローラ220を用いてフレームバッ
ファ320をアクセスする。この例としては、日経エレク
トロニクス1996年9月9日号(No. 670)、第92頁から第101
頁（以下、従来技術１という。）に記載される。なお、
標準メモリ210とは、例えば日経エレクトロニクス1995
年7月31日号(No. 641)、第112頁から第125頁（以下、従
来技術２という。）に記載されるEDOモード付 DRAM、シ
ンクロナスDRAM、Rambus仕様のDRAMのようなメモリであ
る．さらに、日経エレクトロニクス1996年3月11日号(N
o. 657)、第200頁から第209頁に記載されるUMA(Unified
Memory Architecture)構成のシステム（以下、従来技
術３という。）では、図１のフレームバッファ320がな
く、フレームバッファ320の情報は標準メモリ210中に格
納されている。

【０００３】この構成でグラフィックコントローラ220
が標準メモリ210中のフレームバッファ情報にアクセス
する場合、PCIバス310を介してメモリバス300に接続さ
れた標準メモリ210をアクセスする。

【０００４】

【発明が解決しようとする課題】従来技術１に示される
ように、現時点のメモリバス300のデータ転送速度は800
MB/s程度（データバス幅が64ビットで、100Mhz動作）で
ある。それに対し、PCIバスのデータ転送速度は133MB/s
程度である。したがって、マイクロプロセッサ10がフレ
ームバッファ320をアクセスする場合のデータ転送速度
は、標準メモリ210をアクセスする場合に比較して数分
の一の速度になる。グラフィックコントローラ220とフ
レームバッファ320との間のデータ転送速度を高くして
も、前記のマイクロプロセッサ10がフレームバッファ32
0との間のデータ転送速度に律速され、マイクロプロセ
ッサ10の処理速度が向上しないという問題がある。

【０００５】また、従来技術３に示されるようにUMA構
成のシステムの場合、グラフィックコントローラ220と
標準メモリ210中のフレームバッファ間のデータ転送速
度がPCIバスのデータ転送速度に律速されるという問題
がある。

【０００６】本発明の目的は、フレームバッファ等の特
定用途のメモリとマイクロプロセッサ等の中央処理装置
との間のデータ転送速度が高いグラフィックシステムの
ようなデータ処理装置を提供することにある。

【０００７】本発明の他の目的は、フレームバッファ等
の特定用途のメモリとグラフィックコントローら等の特
定用途のプロセッサとの間のデータ転送速度が高いグラ
フィックシステムのようなデータ処理装置を提供するこ
とにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面から明かになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】（１）データ処理装置（2000、3000）は中
央処理ユニット（100、101）と機能メモリ（200）と標
準メモリ（210）とを具備し、前記機能メモリ（200）は
内部メモリ（208）とその内部メモリ（208）のデータを
決められた手順によって加工する処理ユニット（PU）と
を単一の半導体基板上に形成し、前記標準メモリ（21
0）は正常動作においては全てのアドレスに対して書い
たデータと必ず同じデータが読み出され、前記中央処理
ユニット（100、101）と前記内部メモリ（208）間の最
大データ転送速度が前記中央処理ユニット（100、101）
と前記標準メモリ（210）間の最大データ転送速度以上
であるようにされる。

【００１１】前記データ処理装置（2000、3000）におい
て、前記中央処理ユニット（100、101）と前記標準メモ
リ（210）と前記機能メモリ（200）とが同一のバス（30
0）に接続するようにされる。

【００１２】前記データ処理装置（2000、3000）におい
て、前記中央処理ユニット（100、101）と前記標準メモ
リ（210）との間の通信プロトコルが、前記中央処理ユ
ニット（100、101）と前記機能メモリ（200）との間の
通信プロトコルと同じであるようにされる。

【００１３】前記データ処理装置（2000、3000）におい
て、前記標準メモリ（210）の外部インタフェースの物
理的仕様と前記機能メモリ（200）の外部インタフェー
スの物理的仕様とが同じであるようにされる。

【００１４】前記データ処理装置（2000、3000）におい
て、前記内部メモリ（208）と前記処理ユニット（PU）
との間の最大データ転送速度が、前記中央処理ユニット
（100、101）と前記内部メモリ（208）間の最大データ
転送速度よりも大きいようにされる。

【００１５】前記データ処理装置（2000、3000）におい
て、前記中央処理ユニット（100、101）から前記処理ユ
ニット（PU）へのコマンド送信が、前記通信プロトコル
によって行われる。

【００１６】前記データ処理装置（2000、3000）におい
て、前記コマンドは前記中央処理ユニット（100、101）
が発行し、前記中央処理ユニット（100、101）は前記コ
マンド発行の後、前記コマンドが正常に前記機能メモリ
（200）に認識されたかを判断する処理を行うようにさ
れる。

【００１７】（２）データ処理装置（2000、3000）は、
内部メモリ（208）と、該内部メモリ（208）への書き込
み時に決められた手順によって加工して書き込むことを
可能とする処理ユニット（PU）、あるいは、該内部メモ
リ（208）から読み出す時に決められた手順によって加
工して読み出すことを可能とする処理ユニット（PU）、
あるいは、該内部メモリ（208）のデータを決められた
手順によって加工する処理ユニットとを単一の半導体基
板上に形成される機能メモリ（200）と、中央処理ユニ
ット（100、101）とを具備し、前記中央処理ユニット
（100、101）から前記処理ユニット（PU）へのコマンド
送信は、前記中央処理ユニット（100、101）から前記内
部メモリ（208）への少なくとも２回のアクセスシーケ
ンスによって行うようにされる。前記データ処理装置
（2000、3000）において、前記コマンドは前記中央処理
ユニット（100、101）が発行し、前記中央処理ユニット
（100、101）は前記コマンド発行の後、前記コマンドが
正常に前記機能メモリ（200）に認識されたかを判断す
る処理を行うようにされる。

【００１８】（３）機能メモリ（200）は、内部メモリ
（208）と、該内部メモリ（208）のデータを決められた
手順によって加工する処理ユニット（PU）とを単一の半
導体基板上に具備し、前記内部メモリ（208）は第１及
び第２のバンク（201、202）を有し、前記処理ユニット
の処理（PU）は前記第１のバンク（202）へのアクセス
よりも前記第２のバンク（201）へのアクセスの方が回
数が多く、前記処理ユニット（PU）の処理が終了したと
き、前記処理ユニット（PU）はその終了を明示するため
に第１のバンク（202）に対して書き込み動作をするよ
うにされる。

【００１９】データ処理装置（2000、3000）は、前記機
能メモリ（200）と、中央処理ユニット（100、101）と
を具備し、前記中央処理ユニット（100、101）が、前記
処理ユニット（PU）の処理が終了したことを前記第１の
バンク（202）のメモリ内容が変化することを検出して
判断するようにされる。

【００２０】（４）データ処理装置（2000、3000）は、
内部メモリ（208）と該内部メモリ（208）のデータを決
められた手順によって加工する処理ユニット（PU）とを
単一の半導体基板上に形成される機能メモリ（200）
と、中央処理ユニット（100、101）とを具備し、前記中
央処理ユニット（100、101）からの前記内部メモリ（20
8）への読み出しアクセスにおいて、前記処理ユニット
（PU）が処理を行っている時には、前記内部メモリ（20
8）の内容とは無関係の値を返し、前記処理ユニット（P
U）が処理を中断または停止している時には、前記内部
メモリ（208）の内容を返すようにされる。

【００２１】

【発明の実施の形態】

《全体システム構成》図２には、本発明に係る機能メモ
リを用いたシステム例が示される。中央処理装置（CPU)
としてのマイクロプロセッサ100と機能メモリ200と従来
の標準メモリ210とメモリバス300とで構成される。

【００２２】標準メモリ210はすべてのアドレスに対し
て、書いたデータと必ず同じデータが読み出されるメモ
リで、例えば従来技術２に記載されるEDOモード付 DRA
M、シンクロナスDRAM、Rambus仕様のDRAMのような汎用
メモリである。なお、汎用メモリでも、故障等により書
いたデータと必ずしも同じでないデータが読み出される
ことがあるが、このような意図せずデータが書き換わる
場合は含まない。特に限定はされないが、標準メモリ21
0はマイクロプロセッサ100の主記憶として使用するよう
にされる。

【００２３】機能メモリ200は標準メモリ210等のメモリ
と該メモリ内のデータ等を処理するプロッセッシングユ
ニットとを同一半導体チップ（単一の半導体基板）上に
形成したものである。機能メモリ200は、外部から与え
られた少なくとも一つのアドレスに対して書いたデータ
と必ずしも同じでないデータが外部に読み出されること
があるメモリである。すなわち、前記プロセッシングユ
ニット等の機能メモリ200内の論理回路によって、前記
メモリ内への書き込みのときにデータが書き換えられ
る、或いは読み出しのときにデータが書き換えられる或
いは前記メモリ内のデータが書き換えられることがある
メモリである。もちろんそのアドレスは、シンクロナス
DRAMのモード設定レジスタ等を除くメモリとして動作す
る有効アドレスに対してである。

【００２４】図３には、機能メモリ200の構成例が示さ
れる。機能メモリ200は、メモリ208とプロセッシングユ
ニットPUとを単一の半導体基板上に形成するようにされ
る。メモリ208は、例えば、標準メモリの16Mビット（51
2Kワード×16ビット×2バンク）のシンクロナスDRAMと
同一のインタフェースを有するようにされている。すな
わち、メモリ208には、アドレス入力（A0〜A11）、デー
タ入出力（I/O0〜I/O15）、チップ選択（/CS）、Rowア
ドレス・ストローブ・コマンド（/RAS）、Columnアドレ
ス・ストローブ・コマンド（/CAS）、ライト・イネーブ
ル（/WE）、上位バイト入出力マスク（DQMU）、下位バ
イト入出力マスク（DQML）、クロック入力（CLK）、ク
ロック・イネーブル（CKE）の信号線を入出力するよう
にされる。16Mビット（512Kワード×16ビット×2バン
ク）のシンクロナスDRAMの例としては、（株）日立製作
所製のHM5216165シリーズがある。

【００２５】メモリ208は、2048行×16列×256ビットの
メモリアレイMARYを２つ（２バンク）有するようにされ
る。メモリ208は、２つのメモリアレイMARYと２つのセ
ンスアンプ・I/0バスSA＆IOと２つの行デコーダRDと２
つの列デコーダCDと行アドレス・バッファRABと列アド
レス・バッファCABとリフレッシュ・カウンタRCと列ア
ドレス・カウンタCACと制御回路CNTとデータ変換回路DC
ON等で構成される。

【００２６】メモリアレイMARYは、複数のワード線と複
数のデータ線とその交点に配置されるメモリセル等から
構成される。メモリセルは、例えば、１つのトランジス
タと１つのキャパシタから構成されるダイナミック型の
メモリセルである。

【００２７】制御回路CNTは、コマンドの解析等を行い
メモリ208内で必要な制御信号を生成するようにされ
る。また、制御回路CNTは、モードレジスタを有し、図
１５に示されるようなモードが設定するようにされる。

【００２８】データ変換回路DCONは、メモリ208とプロ
セッシングユニットPUとの間のデータ転送と、メモリ20
8と機能メモリ200の外部のマイクロプロセッサ100との
間のデータ転送とを制御するようにされる。例えば、メ
モリ208とプロセッシングユニットPUとの間のデータバ
スの幅は256ビット、メモリ208と機能メモリ200の外部
のマイクロプロセッサ100との間のデータバス幅は16ビ
ットと異なるため、その調整を行う回路である。データ
変換回路DCOには、メインアンプ及びライトアンプ等が
含まれている。

【００２９】プロセッシングユニットPUは、メモリ208
内のデータを処理するようにされる。プロセッシングユ
ニットPUには、機能メモリ200の外部からアクセス可能
なレジスタREGを有する。プロセッシングユニットPUの
コマンド又はプログラムはメモリ208内に格納するよう
にしてもよいし、プロセッシングユニットPU内に格納す
るようにしてもよい。プロセッシングユニットPU内に格
納する場合は、強誘電対メモリやフラッシュメモリ等の
電気的に書き換え可能な不揮発性メモリに格納するよう
にすれば、動作中にダイナミックに書き換えることがで
きる。

【００３０】なお、機能メモリ200のピン配置は、例え
ば、16Mビット（512Kワード×16ビット×2バンク）のシ
ンクロナスDRAMと同一とされ、また、同一のパッケージ
に封止される。図４には、ピン配置が、図５には、パッ
ケージの外形寸法例が示される。図３において、説明し
た信号ピンの他に、電源Vccピンが２本、接地Vssピンが
２本、I/O用電源VccQピンが４本、I/O用接地VssQピンが
４本、ノーコネクションNCピンが２本ある。図５に示さ
れるパッケージは、TSOP（Thin Small OutlineL-Leaded
Package）型のプラスチックパッケージである。

【００３１】マイクロプロセッサ100は、例えば、ワン
チップの32ビットRISC(Reduced Instruction Set Compu
ter)プロセッサで、キャッシュメモリや標準メモリのイ
ンタフェース回路を内蔵ている。マイクロプロセッサ10
0のアドレスバス及びデータバスの幅は、例えば、32ビ
ットである。

【００３２】標準メモリ210と機能メモリ200とは同一メ
モリバス300上に接続され、マイクロプロセッサ100から
は、標準メモリ210と機能メモリ200内のメモリとは電気
的に同一のインタフェースでアクセスすることができる
ようにされる。例えば、標準メモリ210と機能メモリ200
内のメモリとは同一のシンクロナスDRAMで、マイクロプ
ロセッサ100からは同一のインタフェースでアクセスす
ることができるようにされる。すなわち、標準メモリ21
0と機能メモリ200との外部端子の機能及び電気的特性が
同一にするようにされ、場合によっては外部端子の配置
及びパッケージが同一形状・同一寸法（但し、ある許容
範囲内の誤差は有する）にするようにされてもよい（物
理的に同一の仕様にするようされてもよい）。したがっ
て、機能メモリ210内のメモリとマイクロプロセッサ100
との間は、マイクロプロセッサ100と標準メモリ210との
間と同一のデータ転送速度を持つことになる。すなわ
ち、最大転送速度は同一にすることができる。

【００３３】なお、例えば、標準メモリ210のデータ転
送幅を16ビットにし、機能メモリ200のデータ転送幅を3
2ビット幅にするようにされることによって、機能メモ
リ210内のメモリとマイクロプロセッサ100との間のデー
タ転送速度は、マイクロプロセッサ100と標準メモリ210
との間のデータ転送速度より大きくすることができる。
この場合、データバス幅のみが異なるが、標準メモリ21
0と機能メモリ200との外部端子の機能及び電気的特性
（電気的インタフェース）の同一性は維持される。但
し、外部端子の配置及びパッケージの形状・寸法（物理
的インタフェース）の同一性は崩れる。また、標準メモ
リ210にフラッシュメモリ等の電気的に消去・書き込み
可能な不揮発性メモリを使用し、機能メモリ200内のメ
モリに標準のDRAMを使用すると、少なくとも、標準メモ
リ210の書き込み速度は、機能メモリ200内のメモリより
小さくなる。従って、機能メモリ210内のメモリとマイ
クロプロセッサ100との間のデータ転送速度は、マイク
ロプロセッサ100と標準メモリ210との間のデータ転送速
度より大きくすることができる。

【００３４】図６には、本発明に係る機能メモリを用い
た他のシステム例が示される。図２のシステム例に対し
て、メモリバス300とマイクロプロセッサ101との間にメ
モリコントローラ120を接続した例である。機能メモリ2
10内のメモリとマイクロプロセッサ101との間は、標準
メモリ210とマイクロプロセッサ101との間と同一あるい
はそれ以上のデータ転送速度を持つようにすればよい。
図２及び図４のシステムではその一つの実施例として機
能メモリ200と標準メモリ210は同一メモリバス300上に
接続し、電気的に同一のインタフェースを持たせてい
る。

【００３５】《メモリマップ》図７には、図２のシステ
ムのメモリマップの一例が示される。アドレス00000000
から00FFFFFFまでは標準メモリ210に、アドレス0100000
0から01FFFFFFまでは機能メモリ200内のメモリに割り当
てられている。すなわち、標準メモリ210と機能メモリ2
00 は共に記憶容量は16MBである。なお、マイクロプロ
セッサ100のアドレスバス幅は32ビットであるので、全
アドレス空間は4GBである。

【００３６】マイクロプロセッサ100のデータバス幅と
メモリバス300のデータバス幅と標準メモリ210のバス幅
或いは機能メモリ200のデータバス幅を統一した方が、
データ転送速度を大きくすることができる。例えば、マ
イクロプロセッサ100のデータバス幅が32ビットである
場合は、標準メモリ210及び機能メモリ200のデータバス
幅も32ビットにする方がよい。

【００３７】標準メモリの領域には、例えば、1Mワード
×16ビット（16Mビット）のシンクロナスDRAMが最大８
個接続可能である。１つの機能メモリ200内のメモリの
記憶容量を１つの標準メモリ210の記憶容量と同一にす
る場合は、機能メモリ領域にも、最大８個の機能メモリ
200が接続可能である。標準メモリ210に2Mワード×32ビ
ット（64Mビット）のシンクロナスDRAMを使用すれば、
標準メモリの領域には、最大２個の標準メモリ210が接
続される。同様に機能メモリ領域には、最大２個の機能
メモリ200が接続可能である。

【００３８】図８には、図２のシステムで16MBの機能メ
モリ領域内のメモリの一部(2MB)をフレームバッファと
して使用し、機能メモリ領域内の他の部分及び標準メモ
リ領域を主記憶として使用するときのメモリマップが示
される。１つの機能メモリ200内のメモリの記憶容量を1
6Mビットとすると（外部からは1Mワード×16ビットと見
えるようにすると）、フレームバッファは２個の機能メ
モリ200で構成され、この２個の機能メモリ200内のメモ
リのそれぞれ半分の記憶容量は、主記憶に使用すること
ができる。さらに、６個の機能メモリ200は主記憶とし
て使用することができる。

【００３９】この場合、内蔵メモリをフレームバッファ
として使用される機能メモリ200内のプロセッシングユ
ニットをグラフィックコントローラとして使用できる。
なお、バッファメモリとして使用しない領域が内蔵メモ
リに残っている場合、その領域をグラフィックコントロ
ーラのプログラム又はコマンド格納領域として使用する
ことができる。

【００４０】マイクロプロセッサ100がフレームバッフ
ァをアクセスする場合のデータ転送速度は、標準メモリ
210をアクセスする場合と同じデータ転送速度でアクセ
スできる。すなわち、最大転送速度を同一にすることが
できる。また、グラフィックコントローラとフレームバ
ッファ間のデータ転送速度は、両者が同一半導体チップ
上に形成されているために高速にアクセスできる。たと
えば、内部クロックが100MHzでグラフィックコントロー
ラとフレームバッファ間が256ビットの幅で接続されて
いる場合、１クロックサイクルでメモリアクセスができ
れば、3.2GB/sのデータ転送速度が得られる。従来技術
に比べて、マイクロプロセッサとフレームバッファとの
間およびグラフィックコントローラとフレームバッファ
との間のデータ転送速度を向上することができる。

【００４１】機能メモリ200内のメモリの一部をフレー
ムバッファとして使用しているが、他の目的で使用して
もよい。例えば、MPEG2(Moving Picture Expert Group
2)のバッファとして、動きベクトル探索用のバッファと
して使用してもよい。その場合には機能メモリ200内の
プロセッシングユニットは動きベクトル探索エンジンと
して用いればよい。

【００４２】すなわち、マイクロプロセッサ100からも
機能メモリ200内のプロセッシングユニットからも高バ
ンド幅でアクセスしたいメモリ空間を機能メモリ200内
のメモリに割り当てればよい。

【００４３】この割当はマイクロプロセッサ100で実行
するアプリケーション毎に変えてもよいし、アプリケー
ションを実行中にスレッド単位あるいはより細かいプロ
グラム単位に変えてもよい。

【００４４】機能メモリ200を標準メモリ210よりも遅い
アクセス速度でしかアクセスできないバスに接続した場
合、マイクロプロセッサ100にとって負荷の重い処理を
機能メモリ200を用いて処理しても、その処理に必要な
データの転送や得られたデータの処理が遅くなり、これ
が全体の処理速度を律速してしまう。本発明の構成で
は、機能メモリ200内のメモリも高速にアクセスできる
ので全体の処理速度が向上する。

【００４５】《分散処理》次に複数の機能メモリ200へ
の処理の分散方法の実施例を説明する。

【００４６】図９には、図２のシステムでの処理の負荷
分散を行う例が示される。フレームバッファへの処理を
４つの機能メモリ１から４に分散するようにされたもの
である。2MBのフレームバッファは512KBの４つの領域(F
B1、FB2、FB3、FB4)に分割し、それぞれ４つの機能メモ
リ内のメモリにマッピングするようにされる。複数のフ
レームバッファ（ FB1、FB2、FB3、FB4）の領域に対し
て操作を行う必要のある処理を、機能メモリ１、機能メ
モリ２、機能メモリ３、機能メモリ４に分散するように
される。

【００４７】例えば、各機能メモリには、128Kワード×
32ビットの記憶容量のメモリを内蔵するようにされる。

【００４８】図９ではフレームバッファを連続した４つ
の領域に分割したが、図１０に示すように画面上の１行
（ライン）に対応するブロック毎に４つの機能メモリを
割り当ててもよい。画面は、１行が1024ピクセル(pixe
l)で、512行で構成される。１ピクセルは８ビット×４
（Ｒ、Ｇ、Ｂ、α）で構成される。画面１行が１つのブ
ロックに対応するようにされる。１つのブロックは4096
Bの容量である。ブロック１が機能メモリ１、ブロック
２が機能メモリ２、ブロック３が機能メモリ３、ブロッ
ク４が機能メモリ４、ブロック５が機能メモリ１のよう
に機能メモリが割り当てられる。

【００４９】図９に示される負荷分散の方法では、実行
すべき処理が４つの領域(FB1、FB2、FB3、FB4)の中の一
つの領域だけの操作になる可能性が高い。例えば、小さ
なポリゴンの塗りつぶし処理などである。その場合には
一つの機能メモリに負荷が集中する。一方、図１０に示
される方法では、画面の１ラインごとに異なる機能メモ
リに処理が割り当てられているため、画面の１ラインだ
けの操作以外の処理で負荷が分散できる。先の例の小さ
なポリゴンの塗りつぶし処理においても、そのポリゴン
の画面上での高さが４行以上あれば理想的な負荷分散が
できる。

【００５０】図１０の機能メモリのメモリマップの割当
方法は、特に限定されないが、マイクロプロセッサ内の
ＭＭＵ(メモリマネージメントユニット)のページング機
能を用いればよい。例えばページサイズが4KBのときに
は図１０の１ブロックは4KBなので１ページごとに機能
メモリへの割当を設定すればよい。図１１には、ＭＭＵ
のページング機能を用いて図１０のメモリマップの割当
を実現するための論理アドレスと物理アドレスの対応表
が示される。なお、主記憶の領域は、アドレスは変換さ
れていない。

【００５１】図９及び図１０の機能メモリのメモリマッ
プは機能メモリ内のメモリをフレームバッファとして使
用したときの例であるが、他の用途に機能メモリ内のメ
モリを使用したときにも、効率的に負荷を分散できるよ
うに先のＭＭＵのページング機能等を用いてマッピング
すればよい。

【００５２】図９及び図１０の機能メモリのメモリマッ
プは一つの処理の負荷を複数の機能メモリに分散させる
場合の例であるが、複数の処理を複数の機能メモリに分
散させてもよい。例えば機能メモリが８つある場合、４
つの機能メモリはフレームバッファとしてマッピングし
てグラフィック処理を割当て、残りの４つの機能メモリ
はMPEG2の処理に用いるという方法である。それらの割
当はアプリケーションあるいはスレッド等、動的に変え
てもよい。

【００５３】図１２には機能分散の他の例が示される。
図１２に示されるように機能メモリ毎に固定した処理を
行うように個別に機能メモリを割り当てた例である（グ
ラフィック処理用機能メモリとMPEG処理用機能メモリと
に分ける）。さらに、各機能メモリの電気的および物理
的インタフェースを決めておけば、マイクロプロセッサ
100で実行するアプリケーションによって、ユーザが機
能メモリを選択して実装できる。以上、本発明に係る機
能メモリを用いた負荷分散と機能分散の実施例を示した
が、本発明ではマイクロプロセッサが標準メモリをアク
セスする場合と、機能メモリ内のメモリをアクセスする
場合で、メモリとしての性能に遜色がないので、機能メ
モリへ処理を効率的に分散できる。ｎ個の機能メモリを
使うことでｎ倍の性能に近い性能を簡単に得ることがで
きる。

【００５４】図２及び図６に示されるシステムでは、複
数の機能メモリ200をメモリバス300に接続しているが、
１つの機能メモリでもよい。また、図２及び図６に示さ
れるシステムでは複数の標準メモリ210がメモリバス300
に接続されているが、標準メモリ210は一つでもよい
し、無くてもよい。機能メモリ200内のメモリを標準メ
モリ210と同一用途で用いることで、標準メモリ210に必
要なメモリ機能を機能メモリ200でまかなうことができ
る。これは従来例のUMA構造の発展型と考えることがで
きる。

【００５５】《機能メモリ》以下に本発明の機能メモリ
の詳しいアクセス方法を用いて説明する。

【００５６】（１）マイクロプロセッサから機能メモリ
内のメモリへのアクセス方法 マイクロプロセッサ100から機能メモリ200内のメモリ20
8へのアクセスは、マイクロプロセッサ100から標準メモ
リ210へのアクセスと同一のインタフェースで行うよう
にされる。したがって、マイクロプロセッサ100のロー
ド命令あるいはストア命令を用いてアクセスでき、機能
メモリ200の為の特別なインタフェース回路をマイクロ
プロセッサ100やメモリコントローラ120以外に必要とし
ない利点がある。インタフェースとしては、例えば従来
技術２に記載のEDO モード付DRAM、シンクロナスDRAM、
Rambus仕様のDRAMなどのインタフェースであるが、特に
限定されない。マイクロプロセッサ100にとって都合の
よいインタフェースでよい。

【００５７】機能メモリ200内のプロセッシングユニッ
トPUから機能メモリ200内のメモリ208にアクセス中に、
マイクロプロセッサ100から機能メモリ200内のメモリ20
8へのアクセスが発生した場合、あるいはマイクロプロ
セッサ100から機能メモリ200内のメモリ208にアクセス
中に、機能メモリ200内のプロセッシングユニットPUか
ら機能メモリ200内のメモリ208へのアクセスが発生した
場合、機能メモリ200内のメモリ208に対してアクセス衝
突が生じる。以下、この解決方法の例を示す。

【００５８】（ａ）機能メモリ200内の内部メモリ208を
２ポート化する。

【００５９】一般にメモリの２ポート化には種々の方法
が考えれるが、その方法は限定されない。たとえば、２
ポートメモリセルを用いてもよいし、パイプライン化し
て疑似的に２ポートにしてもよい。あるいはバンク分け
による方法でもよい。

【００６０】（ｂ）マイクロプロセッサ100がソフトウ
ェア的に衝突しないように保護する。

【００６１】例えば、機能メモリ200内のプロセッシン
グユニットはスレーブとして動作し、マイクロプロセッ
サ100はマスタとして動作させる。したがって、マイク
ロプロセッサ100は現在プロセッシングユニットがどの
ような処理を行い、内部メモリをどのようにアクセスし
ているかを知ることができる。このようにすれば、マイ
クロプロセッサ100のソフトウェア次第でアクセス衝突
を避けることができる。

【００６２】（ｃ）機能メモリ200から内部メモリを使
用中であることを示す信号を出力する。

【００６３】例えば、機能メモリ200内のプロセッシン
グユニットPUはスレーブとして動作し、マイクロプロセ
ッサ100はマスタとして動作させる。機能メモリ200内の
プロセッシングユニットPUにメモリ208の使用の優先権
を与え。プロセッシングユニットPUがメモリ208を使用
中には、外部にメモリ208を使用中であることを示す信
号（例えば、ビジィ信号等）を出力するようにされる。
この信号は、図４に示されるノーコネクションNCピンか
ら出力するようにされてもよい。これによって、マイク
ロプロセッサ100はプロセッシングユニットPUがメモリ2
08を使用していることを知ることができる。このように
すれば、マイクロプロセッサ100はメモリ208のアクセス
衝突を避けることができる。

【００６４】以下に（ａ）の実施例として、バンク分け
によるアクセス衝突問題の解決例を説明する。図１３に
は、バンク分けをした機能メモリの構成例が示される。
機能メモリ200は、メモリＡ 201、メモリＢ 202、プロ
セッシングユニット（ＰＵ）203、外部メモリバスとの
インタフェースを行うインタフェース回路204、セレク
タ205、206、調停回路207で構成される。

【００６５】調停回路207はセレクタ205、206を用いて
マイクロプロセッサ100からのアクセスとプロセッシン
グユニット203からのアクセスを、メモリＡおよびメモ
リＢへ割り当ててるようにされる。

【００６６】図１４には、メモリＡ 201とメモリＢ 202
のメモリ空間へのマッピング関係の一例が示される。メ
モリＢ 202は機能メモリのアドレス空間の一部(008000
から0080FFの256B)にマッピングされている。メモリＡ
201はメモリＢ 202のアドレス空間以外の残りの部分(2M
B-256B)にマッピングされている。このアドレスのマッ
ピング関係はマイクロプロセッサ100からもプロッセッ
シングユニット203からも同じに見える。したがって、
どちらからのアクセスに対しても、アドレスの008000か
ら0080FFまでの空間へのアクセスはメモリＢ 202へのア
クセスを、それ以外の場合にはメモリＡ 201へのアクセ
スを意味する。このバンク分けの詳しい実現方法は限定
されないが、メモリへＡ 201あるいはメモリＢ 202への
アクセスアドレスを用いてメモリＡ 201へのアクセスか
あるいはメモリＢ 202へのアクセスのどちらかを判断す
ればよい。

【００６７】上記のように機能メモリ200内のメモリを
メモリＡ 201とメモリＢ 202にバンク分けすることで、
マイクロプロセッサ100とプロセッシングユニット203が
同時に機能メモリ200内のメモリにアクセスしたときに
でも、その二つのアクセスがメモリＡ 201とメモリＢ 2
02にわかれていれば同時にアクセスできる。もちろん、
逆にその二つのアクセスがメモリＡ 201かメモリＢ 202
に集中していれば同時にアクセスできない、これはマイ
クロプロセッサ100のソフトウェアの責任で容易に回避
できる。

【００６８】図１３に示される機能メモリ200を実現す
るためのメモリＡ 201とメモリＢ 202の回路・プロセス
等の構造は特に限定されない。メモリＡ 201およびメモ
リＢ202の容量比も特に限定されない。また、メモリの
種類も同一である必要はない。たとえば、メモリＡ 201
はDRAM構造で、メモリＢ 202はSRAM構造でもよい。上記
例では２つにバンク分けしたときの例を示したが、この
分割数は限定されない。多くのバンクに分けた方がアク
セス競合の確率が低下することは言うまでない。

【００６９】また、メモリＢ 202の先頭アドレスは固定
している必要はない。機能メモリ200内のプロセッシン
グユニット203等からの制御によりメモリＢ 202の先頭
アドレスが可変になっていてもよい。

【００７０】（２）マイクロプロセッサから機能メモリ
内のプロセッシングユニットへのアクセス方法 プロセッシングユニット203へのアクセスが必要なの
は、例えばプロセッシングユニット203への実行開始命
令の送信等のコマンド送信の場合が挙げられる。以下、
本発明の方法を示す。

【００７１】（ａ）機能メモリ200に対して特別なアク
セスをすることで、そのアクセスで従来そのアクセスが
持つ意味以上の意味を機能メモリ200に伝える。その付
加された意味を機能メモリ200が機能メモリ200内のプロ
セッシングユニット203へのコマンドとして認識す。例
えば、標準メモリ210のデータのリードあるいはライト
アクセス以外のアクセス方法を用いればよい。機能メモ
リ200のマイクロプロセッサ100とのインタフェースをシ
ンクロナスDRAMと同一インタフェースとすれば、シンク
ロナスDRAMのモードレジスタ(レイテンシやバースト長
等を設定する)の設定のためのアクセス方法が利用でき
る。

【００７２】図１５には、16MbシンクロナスDRAMのアク
セスシーケンスのタイミングチャートの一例が示され
る。モードレジスタへのアクセス（コマンドレジスタセ
ット）の後、リードアクセス（読み出し動作）を実行し
ている。図１５に示されるように、モードレジスタの設
定コマンドで、OP CODEの(0010)、(0110)、(1010)、(11
10)は区別がない。どれもバーストリード・シングルラ
イトを意味する。これを利用し、先の４つのOP CODEを
符号としてその組み合わせに意味を持たせる。例えば、
モード設定レジスタの書き込みが４回連続し、そのアク
セスのOP CODEが(0010) - (0110) - (0010) - (0110)で
あれば機能メモリ200内のプロセッシングユニット203へ
の実行開始コマンドを意味するようにされる。

【００７３】先に記述した例はシンクロナスDRAMの場合
であるが、他のメモリインタフェースでも同様のことが
できる。例えば、Rambus仕様の DRAMの場合は、パケッ
ト中にコマンドを挿入すればよい。特に限定されない
が、不定ビットを用いてもよい。また、Rambus仕様の D
RAMでは認められていないパケットを用い、それを機能
メモリ200へのコマンドとしてもよい。その場合、Rambu
s仕様の DRAMへのこれらのアクセスは認められていない
パケットなので無視される。

【００７４】（ｂ）リードあるいはライトの特別な組み
合わせによるアクセス手順で機能メモリ200内のプロセ
ッシングユニット203へコマンドを送る。メモリのリー
ドあるいはライト手段だけでも、そのアクセスあるいは
アクセスの組み合わせによってに意味を持たせることが
でき。例えば、図１６に示されるように同じアドレス
（00000000）に対してライトを２回連続して繰り返すと
いうのは、通常のメモリアクセスでは最初のアクセスに
意味がなく、最後のアクセスだけが意味をもつ。これを
利用すれば、最初のアクセス内容をコマンドとして認識
することができる。また、図１６に示されるように特定
のアドレスに対する読み出しを複数回行った後の読み出
しサイクルのアドレスをコマンドとしてもよい。先に挙
げた「同じアドレスに対してライトを２回連続して繰り
返す」というアクセス及び「特定のアドレスに対する複
数回の読み出し」というアクセスは、標準メモリとして
の機能メモリのアクセス時には、発生確率が非常に小さ
く、実使用状態では起こらないと考えてもよい。したが
って、データのリード・ライト動作とコマンド動作を区
別することができる。すなわち、機能メモリ200内のメ
モリへのリードアクセスあるいはライトアクセスシーケ
ンスに、本来の意味（データを読み出すあるいは書き込
む）以外の意味を持たせればよい。

【００７５】図１６に示されるように、機能メモリ200
内のメモリへのリードアクセスあるいはライトアクセス
のようなデータの読み書きを目的としたアクセスシーケ
ンスと、機能メモリ200内のプロセッシングユニット203
へのコマンド送信を目的としたアクセスシーケンスを区
別できれば良い。したがって、コマンドとしてのアクセ
スシーケンスがデータとしてのアクセスシーケンス中に
発生すると誤作動を引き起こす。コマンドとしてのアク
セスシーケンスがデータとしてのアクセスシーケンス中
に発生する確率をいくら低くできたとしても零にはでき
ない。しかし、この確率は例えばDRAMやそれらを用いた
半導体装置の平均故障間隔時間等を参考にして決めれば
よい。それ以下の確率にしても意味を持たないし、この
程度の確率で実使用状態では何の問題もないことは言う
までない。また、この程度の確率はアクセスアドレスの
順序、アクセスの種類（リードかライトか）、書き込み
データ等を組み合わせることで容易に実現できる。

【００７６】一般に、システム動作はランダムではな
く、特定条件下での発生確率または結果論から統計的に
算出された確率で動作している。したがって、先の例の
「同じアドレスに対してライトを２回連続して繰り返
す」というアクセスシーケンスのように、システム動作
的に発生頻度の低いシーケンスを利用するとより効率的
である。

【００７７】一般にコマンドとしてのアクセスシーケン
スは、複数回の機能メモリへのアクセスで構成される。
したがって、その複数のアクセス中に別のアクセスが割
り込んできた時にはコマンドとしてのアクセスシーケン
スが正常に終了しない。これは例えば図２のメモリバス
300上にマイクロプロセッサ100が二つ接続され、両マイ
クロプロセッサともバスマスタと成り得る場合である。
一つのマイクロプロセッサが機能メモリ200にコマンド
送信のためにアクセスしている途中で、もう一つのマイ
クロプロセッサが機能メモリにアクセスした場合であ
る。また、マイクロプロセッサが一つでもマルチタスク
処理を行っている場合も可能性がある。マイクロプロセ
ッサ100が機能メモリ200にコマンド送信のためにアクセ
スしている途中でプロセスが切り換えられた場合であ
る。

【００７８】上記問題は、メモリバス300にロック機能
があれば容易に解決できるが、コマンドを機能メモリ20
0に正常に送信できたかどうかを判断する手段を設ける
ことでも回避できる。

【００７９】図１７には、コマンドが正常に送信できた
どうかを判断するフローチャートが示される。が示され
る。コマンドが正常送信するまでコマンド送信を繰り返
すことにより正常にコマンドを機能メモリに送信でき
る。

【００８０】機能メモリ200に正常に送信できたかどう
かの判断は、例えば簡単な方法としては、機能メモリ20
0内のメモリの特別なアドレスをリードしてその値によ
って判断してもよい。この特別なアドレスはコマンドの
中で指定してもよい。また、コマンドとしてのアクセス
シーケンスの最後にリードアクセスを挿入し、そのリー
ドアクセスで得た値で判断してもよい。特にその方法は
限定されない。なお、上記二つの何れの方法において
も、最後のリードアクセスで機能メモリ200が出力する
値は、機能メモリ200内のメモリの実際の指定されたア
ドレスの内容と異なっていてもよい。最後にもう一度同
じアドレスでリードアクセスした場合、その値と終了判
定に用いた値とを意図的に異なるようにすることで、終
了判断が正常に行われたことが確認できる。

【００８１】（３）機能メモリ内のプロセッシングユニ
ットからマイクロプロセッサへのアクセス方法 プロセッシングユニット203からマイクロプロセッサ100
へアクセスが必要なときは、例えば、機能メモリ200が
プロセッシングユニット203の処理が終了したことをマ
イクロプロセッサ100に知らせる時である。機能メモリ2
00に割り込み発生回路と割り込み送信ピン（外部端子）
等を設けて、それをマイクロプロセッサ100へ割り込み
要求信号IRQとして利用すればよい。割り込み要求信号I
RQは、図４に示されるノーコネクションNCピンから出力
するようにされてもよい。機能メモリ200に割り込み送
信ピン等がない場合、以下の方法でマイクロプロセッサ
100が機能メモリ200のプロセッシングユニット203の状
態をモニタできる。

【００８２】（ａ）マイクロプロセッサ100は、機能メ
モリ200内のメモリのある特定のアドレスのデータをモ
ニタし、機能メモリ200内のプロセッシングユニット203
からのコマンドを認識する。特に限定されないが、特定
のアドレスは、マイクロプロセッサ100から機能メモリ2
00内のプロセッシングユニット203へコマンドで指定し
てもよい。

【００８３】図１８に示されるように機能メモリ200内
のメモリをバンク分した構造にし、機能メモリ200のプ
ロセッシングユニット203がアクセスするバンクを限定
し（バンクＡ）、そのバンクと異なるバンク（バンク
Ｂ）にその特定のアドレスを割り当ててもよい。マイク
ロプロセッサ100のポーリング動作（501のパス）により
その特定のアドレスを頻繁にアクセスされても、そのア
クセスと機能メモリ200のプロセッシングユニット203の
メモリアクセス（500のパス）との競合は避けることが
できる。したがって、機能メモリ200のプロセッシング
ユニット203の処理は、マイクロプロセッサ100のポーリ
ングによって妨げられることなく実行できる。プロセッ
シングユニット203の処理が終了すれば、パス502を用い
てバンクＢに終了メッセージを書き込む。これによりマ
イクロプロセッサ100が終了を確認できる。

【００８４】（ｂ）マイクロプロセッサ100は機能メモ
リ200内のメモリの任意のアドレスのデータをモニタ
し、機能メモリ200内のプロセッシングユニット203から
のコマンドを認識する。前述のように、機能メモリ200
内のプロセッシングユニット203が機能メモリ200内のメ
モリをアクセスしている時には、マイクロプロセッサ10
0のポーリング動作によってアクセス競合が起きること
がある。上記（ａ）に記述したようにバンク分け等を行
うとそれを避けることができるが、それとは別にマイク
ロプロセッサ100が機能メモリ200内のメモリに対して読
み出しアクセスをしたとき、機能メモリ200内のプロセ
ッシングユニット203が動作中である場合には、ある特
定の値を返す(たとえば、０が読み出される)ようにして
もよい。機能メモリ200内のプロセッシングユニット203
の動作が終了すれ、実際の機能メモリ200内のメモリの
内容が読み出されるので、終了検出ができる。もちろ
ん、ポーリング先の実際の機能メモリ200内のメモリの
内容は０以外にしておく必要がある。

【００８５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが本発明はそれに限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変更可能であることはいうまでもない。例えば、上
記した機能メモリ200内のメモリ208の種類は限定されな
い。キャパシタンスによって情報を保持するDRAMでもい
いし、SRAMでもよい。また、強誘電体メモリやFlashメ
モリ等の不揮発メモリでもよい。従って、機能メモリ20
0内のメモリ208の電気的なインタフェース及び／又は機
能メモリ200の物理的なインタフェースは、メモリ208に
使用する標準メモリのインタフェースに合わせるように
すればよい。また、機能メモリ200内のプロセッシング
ユニット203についてもその機能は特に限定されない
が、機能メモリ200内のメモリとの間は高バンド幅デー
タ転送が可能なため（データバス幅が128ビット、256ビ
ット、512ビット等広いため）、その高速データ転送能
力を利用しやすい処理機能を設けると効率的である。た
とえば、3DグラフィックのポリゴンレンダリングやMPEG
2の動きベクトル探索機能、検索機能等である。

【００８６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８７】すなわち、機能メモリ内のメモリと機能メ
モリ内のプロセッシングユニットとの間で高バンド幅デ
ータ転送が可能なことに加え、機能メモリ内のメモリと
外部のマイクロプロセッサ間も高速なデータ転送が可能
となる。

【００８８】さらに、従来装置において、標準メモリを
本発明の機能メモリに付加回路なしで、あるいは最小の
付加回路で置き代えることが可能である。また、その機
能メモリはソフトウェアの変換のみで制御が可能にな
る。

【図面の簡単な説明】

【図１】従来のパソコンのグラフィックス・インタフェ
ースの例。

【図２】本発明に係る機能メモリを用いたシステムの構
成例。

【図３】機能メモリの構成例。

【図４】機能メモリのピン配置の例。

【図５】機能メモリのパッケージの外形寸法例。

【図６】本発明に係る機能メモリを用いた他のシステム
の構成例。

【図７】標準メモリと機能メモリとのアドレス割り当て
（メモリマップ）の例。

【図８】標準メモリと機能メモリとの機能及びアドレス
割り当ての例。

【図９】機能メモリ内のフレームバッファのアドレス割
り当ての例。

【図１０】機能メモリ内のフレームバッファのアドレス
割り当ての他の例。

【図１１】図８のメモリマップの割当を実現するための
論理アドレスと物理アドレスの対応表。

【図１２】複数の機能メモリによる機能分散のシステム
構成例。

【図１３】機能メモリの他の構成例。

【図１４】機能メモリ内のメモリのアドレス割り当ての
例。

【図１５】16MbシンクロナスDRAMのアクセスシーケンス
のタイミングチャートの一例。

【図１６】機能メモリ内のプロセッシングユニットのア
クセス方法。

【図１７】コマンドが正常に送信できたどうかを判断す
るフローチャート。

【図１８】マイクロプロセッサが機能メモリ内のプロセ
ッシングユニットの状態をモニタする様子。

【符号の説明】

１００：マイクロプロセッサ、１２０：メモリコントロ
ーラ、２００：機能メモリ、２０１：メモリＡ、２０
２：メモリＢ、２０３：プロセッシングユニット、２０
４：インタフェース回路、２０５、２０６：セレクタ、
２０７：調停回路、２１０：標準メモリ、３００：メモ
リバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 外村 元伸 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木内 淳 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 三木 良雄 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (17)

【特許請求の範囲】
1. 【請求項１】中央処理ユニットと、 機能メモリと、 標準メモリとを具備し、 前記機能メモリは、内部メモリとその内部メモリのデー
   タを決められた手順によって加工する処理ユニットとを
   単一の半導体基板上に形成し、 前記標準メモリは、正常動作においては全てのアドレス
   に対して該標準メモリの外部から書いたデータと必ず同
   じデータが該標準メモリの外部に読み出され、 前記中央処理ユニットと前記内部メモリ間の最大データ
   転送速度が前記中央処理ユニットと前記標準メモリ間の
   最大データ転送速度以上であるデータ処理装置。
2. 【請求項２】請求項１に記載のデータ処理装置におい
   て、前記中央処理ユニットと前記標準メモリと前記機能
   メモリとが同一のバスに接続される。
3. 【請求項３】請求項１に記載のデータ処理装置におい
   て、前記中央処理ユニットと前記標準メモリとの間の通
   信プロトコルが、前記中央処理ユニットと前記機能メモ
   リとの間の通信プロトコルと同じである。
4. 【請求項４】請求項１に記載のデータ処理装置におい
   て、前記標準メモリの外部インタフェースの物理的仕様
   と、前記機能メモリの外部インタフェースの物理的仕様
   と同じである。
5. 【請求項５】請求項１に記載のデータ処理装置におい
   て、前記内部メモリと前記処理ユニットとの間の最大デ
   ータ転送速度が、前記中央処理ユニットと前記内部メモ
   リ間の最大データ転送速度よりも大きい。
6. 【請求項６】請求項３に記載のデータ処理装置におい
   て、前記中央処理ユニットから前記処理ユニットへのコ
   マンド送信が、前記通信プロトコルによって行われる。
7. 【請求項７】請求項６に記載のデータ処理装置におい
   て、前記コマンドは前記中央処理ユニットが発行し、前
   記中央処理ユニットは前記コマンド発行の後、前記コマ
   ンドが正常に前記機能メモリに認識されたかを判断する
   処理を行う。
8. 【請求項８】内部メモリと、該内部メモリへの書き込み
   時に決められた手順によって加工して書き込むことを可
   能とする処理ユニット、あるいは、該内部メモリから読
   み出す時に決められた手順によって加工して読み出すこ
   とを可能とする処理ユニット、あるいは、該内部メモリ
   のデータを決められた手順によって加工する処理ユニッ
   トとを単一の半導体基板上に形成される機能メモリと、 中央処理ユニットとを具備し、 前記中央処理ユニットから前記処理ユニットへのコマン
   ド送信は、前記中央処理ユニットから前記内部メモリへ
   の少なくとも２回のアクセスシーケンスによって行うデ
   ータ処理装置。
9. 【請求項９】請求項８に記載のデータ処理装置におい
   て、前記コマンドは前記中央処理ユニットが発行し、前
   記中央処理ユニットは前記コマンド発行の後、前記コマ
   ンドが正常に前記機能メモリに認識されたかを判断する
   処理を行う。
10. 【請求項１０】内部メモリと、該内部メモリのデータを
    決められた手順によって加工する処理ユニットとを単一
    の半導体基板上に具備し、 前記内部メモリは、第１及び第２のバンクを有し、 前記処理ユニットの処理は、前記第１のバンクへのアク
    セスよりも前記第２のバンクへのアクセスの方が回数が
    多く、 前記処理ユニットの処理が終了したとき、前記処理ユニ
    ットはその終了を明示するために第１のバンクに対して
    書き込み動作をする機能メモリ。
11. 【請求項１１】請求項１０に記載の機能メモリと、 中央処理ユニットとを具備し、 前記中央処理ユニットが、前記処理ユニットの処理が終
    了したことを前記第１のバンクのメモリ内容が変化する
    ことを検出して判断するデータ処理装置。
12. 【請求項１２】内部メモリと、該内部メモリのデータを
    決められた手順によって加工する処理ユニットとを単一
    の半導体基板上に形成される機能メモリと、 中央処理ユニットとを具備し、 前記中央処理ユニットからの前記内部メモリへの読み出
    しアクセスにおいて、 前記処理ユニットが処理を行っている時には、前記内部
    メモリの内容とは無関係の値を返し、 前記処理ユニットが処理を中断または停止している時に
    は、前記内部メモリの内容を返すデータ処理装置。
13. 【請求項１３】請求項１に記載のデータ処理装置におい
    て、前記標準メモリと前記内部メモリは共にダイナミッ
    ク型のメモリであるようにされる。
14. 【請求項１４】中央処理ユニットと、 機能メモリと、 標準メモリとを具備し、 前記機能メモリは、内部メモリとその内部メモリのデー
    タを決められた手順によって加工する処理ユニットとを
    単一の半導体基板上に形成し、 前記標準メモリは、正常動作においては全てのアドレス
    に対して該標準メモリの外部から書いたデータと必ず同
    じデータが該標準メモリの外部に読み出され、 前記機能メモリと前記標準メモリの電気的インタフェー
    スが同一仕様であるようにされるデータ処理装置。
15. 【請求項１５】請求項１４に記載のデータ処理装置にお
    いて、前記標準メモリの外部インタフェースの物理的仕
    様と、前記機能メモリの外部インタフェースの物理的仕
    様と同じであるようにされる。
16. 【請求項１６】中央処理ユニットと、 機能メモリと、 標準メモリとを具備し、 前記機能メモリは、内部メモリとその内部メモリのデー
    タを決められた手順によって加工する処理ユニットとを
    単一の半導体基板上に形成し、 前記標準メモリは、正常動作においては全てのアドレス
    に対して該標準メモリの外部から書いたデータと必ず同
    じデータが該標準メモリの外部に読み出され、 前記内部メモリと前記処理ユニットとの間の最大データ
    転送速度が、前記中央処理ユニットと前記内部メモリ間
    の最大データ転送速度よりも大きいようにされるデータ
    処理装置。
17. 【請求項１７】中央処理ユニットと、 機能メモリと、 標準メモリとを具備し、 前記機能メモリは、内部メモリとその内部メモリのデー
    タを決められた手順によって加工する処理ユニットとを
    単一の半導体基板上に形成し、 前記標準メモリは、正常動作においては全てのアドレス
    に対して該標準メモリの外部から書いたデータと必ず同
    じデータが該標準メモリの外部に読み出され、 前記中央処理ユニットと前記標準メモリとの間の通信プ
    ロトコルが、前記中央処理ユニットと前記機能メモリと
    の間の通信プロトコルと同じであるようにされるデータ
    処理装置。