KR100322985B1

KR100322985B1 - 데이터메모리장치

Info

Publication number: KR100322985B1
Application number: KR1019980028509A
Authority: KR
Inventors: 다케후미 요시카와
Original assignee: 모리시타 요이찌; 마쯔시다덴기산교 가부시키가이샤
Priority date: 1997-07-15
Filing date: 1998-07-15
Publication date: 2002-07-03
Also published as: KR19990013866A; US6199150B1

Abstract

본 발명의 데이터 메모리 장치는 적어도 제 1 메모리 영역 및 제 2 메모리 영역을 포함한 메모리 맵을 형성하는 적어도 하나의 메모리 디바이스 및, 상기 제 1 메모리 영역으로의 액세스 속도가 제 2 메모리 영역으로의 액세스 속도와 다르도록 적어도 하나의 메모리 디바이스로의 액세스를 제어하는 액세스 제어 유닛을 구비한다.

Description

데이터 메모리 장치

본 발명은 다수의 메모리 영역들을 갖는 메모리 맵을 형성하는 적어도 하나의 메모리 디바이스를 구비한 데이터 메모리 장치에 관한 것이다.

도 11은 종래의 데이터 메모리 장치(300)의 구성을 도시한다. 데이터 메모리 장치(300)는 메모리 디바이스들(102, 104, 106, 108, 110, 112, 114, 116) 및상기 메모리 디바이스들(102, 104, 106, 108, 110, 112, 114, 116)를 제어하는 제어기(140)를 포함한다. 메모리 디바이스들(102, 104, 106, 108, 110, 112, 114, 116) 및 제어기(140)는 도선(120)을 통하여 서로 접속된다. 데이터는 제어기(140)로부터의 액세스에 의해 메모리 디바이스(102, 104, 106, 108, 110, 112, 114, 116)로부터 판독 또는 메모리 디바이스에 기입된다.

데이터 메모리 장치(300) 내의 제어기(140)는 프로세서(130)와 접속된다.

상기 구조를 갖는 데이터 메모리 장치(300)는 컴퓨터 및 소비자 전자 기기에 널리 사용된다. 데이터 메모리 장치(300)는 프로그램 같은 여러 가지 데이터를 기억하여 프로세서(130)가 소정의 지정된 소프트웨어를 실행할 수 있게 한다.

도 12는 데이터 메모리 장치(300) 내의 메모리 맵의 구성을 도시한다. 메모리 맵은 9 메가바이트(8 메가바이트 RAM 영역 + 1 메가바이트 비이오/ROM 영역)의 메모리 영역을 갖는다. 비디오/ROM 영역은 비디오 RAM 및 시스템 ROM을 위한 메모리 영역이다. 메모리 디바이스들(102, 104, 106, 108, 110, 112, 114, 116)는 각각 1 메가바이트 RAM 영역에 할당된다.

최근, 고속이며 더욱 복잡한 처리가 사용자들에 의해 요구되어 왔다. 이러한 요구에 부응하기 위하여, 대량의 데이터가 메모리 디바이스들(102, 104, 106, 108, 110, 112, 114, 116)로부터 판독 및 상기 메모리 디바이스로 기입될 필요가 있다. 따라서, 제어기(140)(도 11)와 메모리 디바이스(102, 104, 106, 108, 110, 112, 114, 116) 사이에 요구되는 데이터 전송 속도는 현저히 증가되어 왔다.

그러나, 제어기(140) 및 메모리 디바이스(102, 104, 106, 108, 110, 112,114, 116)는 통상 구리나 알루미늄으로 형성된 도선(coductive line)(120)을 통해 PC 기판 또는 실리콘 기판상에서 서로 접속된다. 신호 주파수가 데이터 전송 속도를 상승시키기 위해 증가하는 경우, 신호는 메모리 디바이스(102, 104, 106, 108, 110, 112, 114, 116)와 제어기(140)의 입력단에서 발생되는 반사 등에 의해 교란된다. 신호의 이와 같은 교란을 피하기 위해, 도선은 신호 주파수가 증가함에 따라 짧아져야 한다.

도선(120)이 짧아지면, 상기 도선(120)에 접속될 수 있는 메모리 디바이스의 수는 감소된다. 그 결과, 메모리 용량은 감소된다. 이것은 대량의 데이터를 처리하고자 하는 현재의 요구에 상반된다.

사용자에 의해 요구되는 여러 가지 형태의 처리 중 영상 처리 등의 몇몇 형태는 복잡해서 주파수 메모리 액세스를 필요로 하며, 워드프로세싱 등의 몇몇 형태는 비교적 간단하여 보다 적은 빈도로 메모리를 액세스할 필요가 있다. 그러나, 종래에는 상당히 다른 빈도로 액세스되는(즉, 다수 회 데이터가 액세스된다) 다른 형태의 데이터(프로그램을 포함)가 메모리 맵의 각 영역에 균일하게 맵되었다. 도 12에 도시된 구조는 속도적으로 플랫한 상기 종래의 메모리 맵이 형성된다.

메모리 액세스 속도를 증가시키기 위한 종래의 방법은 프로세서(130)에 제공된 캐쉬 메모리(150)(도 11)를 이용하는 것이다. 그러나, 이러한 방법을 이용하면, 속도적으로 플랫한 메모리 맵 내의 데이터의 일부가 캐쉬 메모리(150)에 단순히 카피된다. 캐쉬 히트 미스(cache hit miss)가 발생하면, 속도적으로 동일한 메모리 디바이스들(102, 104, 106, 108, 110, 112, 114, 116)이 액세스된다.

(발명의 요약)

본 명세서에서 사용되는 용어 "데이터"는 데이터 및 프로그램을 포함하는 개념을 나타낸다.

본 발명에 따른 데이터 메모리 장치는 적어도 제 1 메모리 영역과 제 2 메모리 영역을 구비하는 메모리 맵을 형성하는 적어도 하나의 메모리 디바이스 및, 상기 제 1 메모리 영역으로의 액세스 속도가 상기 제 2 메모리 영역으로의 액세스 속도와 다르도록 적어도 하나의 상기 메모리 디바이스로의 액세스를 제어하는 액세스 제어 유닛을 포함하고, 애플리케이션 프로그램의 할당은 사용자로부터의 지시에 따라 상기 제 1 메모리 영역으로부터 상기 제 2 메모리 영역으로 또는 상기 제 2 메모리 영역으로부터 상기 제 1 메모리 영역으로 변경된다.

상기 구성에 따르면, 메모리 맵은 액세스 속도에 따른 계층 구성 (hierarchical structure)을 갖는다. 따라서, 메모리 액세스는 최적화될 수 있다. 예를 들면, 고속으로 액세스될 필요가 있는 데이터(예를 들면, 액세스 빈도가 높은 데이터)는 고속 메모리 영역에 기억될 수 있고, 저속으로 액세스될 데이터(예를 들면, 액세스 빈도가 낮은 데이터)는 저속으로 메모리 영역에 기억될 수 있다. 이러한 방법으로 메모리 액세스를 최적화함으로써, 프로세서 및 데이터 메모리 장치를 포함하는 전체 시스템의 성능은 향상된다. 따라서, 메모리 용량은 전체 시스템의 성능을 저하시키지 않고 향상될 수 있다.

본 발명의 일 실시예에 있어서, 메모리 맵은 적어도 고속 메모리 디바이스및 저속 메모리 디바이스를 포함한다. 고속 메모리 디바이스는 저속 메모리 디바이스보다 고속으로 동작한다. 고속 메모리 디바이스는 제 1 메모리 영역에 할당되고, 고속 메모리 디바이스는 제 2 메모리 영역에 할당된다.

고속 메모리 디바이스로서, 고속이며 고가의 메모리(예컨대, SRAM)가 이용된다. 저속 메모리 디바이스로서, 저속이며 저가의 메모리(예컨대, DRAM)가 이용된다. 따라서, 메모리 맵을 형성하는 메모리 디바이스들은 최적화될 수 있다.

본 발명의 일 실시예에서, 액세스 제어 유닛은 제 1 버스를 통하여 고속 메모리 디바이스에 접속되며, 제 2 버스를 통하여 저속 메모리 버스에 접속된다.

이와 같은 버스 구성에 있어서, 다른 속도로 전송되는 데이터는 동일한 버스상에 있지 않다. 따라서, 데이터 충돌이 비교적 용이하게 회피되며, 데이터 입력 및 출력의 제어는 액세스 제어 유닛에 의해 상대적으로 용이하게 수행될 수 있다.

본 발명의 일 실시예에서, 액세스 제어 유닛은 데이터를 제 1 버스로 입력하고 상기 제 1 버스로부터 데이터를 출력하는 제어기와, 제 1 버스상의 데이터의 전송 속도를 변환하여 상기 제 1 버스상의 데이터를 변환된 전송 속도로 제 2 버스상에 배치하는 송수신기를 포함한다.

이와 같은 구성에 있어서, 제어기는 제 1 버스에 대하여 하나의 포트만을 가질 필요가 있다. 따라서, 상업적으로 이용가능한 하나의 포트 제어기만이 이용가능하다.

본 발명의 일 실시예에서, 제 1 버스는 제 2 버스보다 짧다.

제 1 버스의 길이를 제 2 버스의 길이보다 작게 설정함으로써, 고속 메모리디바이스의 입력단에서 이롭지 않게 발생하는 신호 반사가 제한된다. 제 2 버스의 길이를 제 1 버스의 길이보다 크게 설정함으로써, 제 1 버스보다는 제 2 버스에 많은 메모리 디바이스들이 접속될 수 있다. 따라서, 메모리 용량이 증가된다.

본 발명의 일 실시예에서, 송수신기는 제 1 버스상에 데이터를 기억하기 위한 선입선출 버퍼(first-in-first-out buffer)를 포함한다.

이와 같은 구성에서, 제 1 버스상의 데이터는 선입선출 버퍼에 일시적으로 기억된다. 따라서, 제 1 버스상의 데이터는 고속으로 전송될 수 있다.

본 발명의 일 실시예에서, 제어기는 제어 신호를 송수신기에 출력하고, 송수신기는 제어 신호에 따라 제 1 버스상의 데이터 전송 속도를 변환한다.

이와 같은 구성에서, 제어기는 원하는 타이밍에 송수신기로의 데이터 입력 및 송수신기로부터의 데이터 출력을 제어할 수 있다. 따라서, 제 1 버스와 제 2 버스 모두의 이용 효율이 향상된다.

본 발명의 일 실시예에서, 제 2 버스는 부가적인 저속 메모리 디바이스를 제공하기 위해 접속기에 접속된다.

이와 같은 구성에서, 부가적인 저속 메모리 디바이스는 저속 메모리 디바이스를 갖는 모듈 카드를 접속기에 삽입함으로써 제공될 수 있습니다. 접속기는 제 2 버스에 접속되기 때문에, 예를 들면 접속기 내에서 발생되는 신호 반사 및 노이즈가 억제된다. 그 결과, 에러가 있는 데이터 전송이 회피된다.

본 발명의 일 실시예에서, 데이터는 사용자의 지시에 따라 메모리 맵에 기억된다.

이와 같은 구성에서, 데이터(프로그램)는 사용자의 요구에 따라 고속 메모리 영역 또는 저속 메모리 영역에 맵핑될 수 있다. 따라서, 사용자의 기호를 반영하도록 메모리 맵을 이용할 수 있다.

본 발명의 일 실시예에서, 메모리 맵 내의 메모리 영역은 사용자의 지시에 따라 재배치된다.

이와 같은 구성에서, 하나의 고속 메모리 영역은 2개 이상의 불연속 고속 메모리 영역을 결합하여 형성된다. 따라서, 얻어지는 고속 메모리 영역은 큰 용량을 요하는 데이터(프로그램)가 그 안에 기억되도록 한다.

따라서, 본 명세서에서 설명되는 본 발명은, 도선의 길이 및 비용 문제를 해결함으로써 고속 처리에 대한 요구 및 대량의 데이터 처리에 대한 요구 양자를 만족하는 데이터 메모리 장치를 제공하는 이점을 가능하게 한다.

본 발명의 상기 및 그 밖의 장점은 이 기술분야에서 숙련된 사람은 첨부 도면을 참조한 이하의 상세한 설명을 읽고 이해함으로써 명백하게 될 것이다.

도 1은 본 발명의 제 1 실시예에 따른 데이터 메모리 장치의 블록도.

도 2는 도 1에 도시된 데이터 메모리 장치의 메모리 맵의 구성을 도시한 도면.

도 3은 본 발명의 제 2 실시예에 따른 데이터 메모리 장치의 블록도.

도 4는 데이터가 고속 메모리 영역에 전송될 때, 2개의 도선중 하나에서의 데이터 전송 사이클을 도시한 도면.

도 5는 데이터가 저속 메모리 영역에 전송될 때, 2개의 도선 모두에서의 데이터 전송 사이클을 도시한 도면.

도 6은 도 3에 도시된 데이터 메모리 장치에 이용가능한 송수신기의 구성을 도시한 도면.

도 7은 송수신기가 도 6에 도시된 구성을 갖는 경우, 데이터가 저속 메모리 영역에 전송될 때, 2개의 도선 모두에서의 데이터 전송 사이클을 도시한 도면.

도 8은 윈도우 메뉴의 일례를 도시한 도면.

도 9는 윈도우 메뉴의 다른 예를 도시한 도면.

도 10은 사용자의 지시로 재맵핑되는 도 3에 도시된 데이터 메모리 장치에서이 메모리 맵의 구성을 도시한 도면.

도 11은 종래의 데이터 메모리 장치의 블록도.

도 12는 도 11에 도시된 종래의 데이터 메모리 장치의 메모리 맵의 구성을 도시한 도면.

도 13은 단일 메모리 장치를 포함하는, 본 발명에 따른 데이터 메모리 장치의 구성을 도시한 도면.

도 14는 단일 메모리 장치를 포함하는, 본 발명에 따른 다른 데이터 메모리 장치의 구성을 도시한 도면.

*도면의 주요 부분에 대한 상세한 설명*

2, 10 : 고속 메모리 디바이스

4, 6, 8, 12, 14, 16 : 저속 메모리 디바이스

20, 22 : 액세스 제어 유닛 26, 28 : 도선

30 : 프로세서 40, 42 : 제어기

100, 200 : 데이터 메모리 장치

이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.

(제 1 실시예)

도 1은 본 발명에 제 1 실시예에 다른 데이터 메모리 장치(100)의 구성을 도시한다. 데이터 메모리 장치(100)는 고속 메모리 디바이스들(2, 10) 및 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)를 포함한다. 고속 메모리 디바이스들(2, 10)은 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)보다 고속으로 동작한다. 고속메모리 디바이스들(2, 10)은 예컨대 SRAM(static random access memory)들이다. 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)은 예컨대 DRAM(dynamic random access memory)들이다. 데이터 메모리 장치(100)의 메모리 맵은 메모리 디바이스들 (2, 4, 6, 8, 10, 12, 14, 16)에 의해 형성된다.

데이터 메모리 장치(100)는 고속 메모리 디바이스들(2, 10) 및 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)로의 액세스를 제어하기 위한 액세스 제어 유닛 (20)을 더 포함한다. 액세스 제어 유닛(20)과 고속 메모리 디바이스들(2, 10)은 도선(conductive line)(26)을 통해 서로 접속된다. 액세스 제어 유닛(20)과 저속 메모리 디바이스들(4, 6, 8, 12, 16)은 도선(28)을 통해 서로 접속된다.

도선(26)은 메모리 디바이스(2, 10)가 고속으로 동작할 때, 메모리 디바이스 (2, 10)의 입력단에서의 신호 반사들을 피할 수 있도록 충분히 짧은 길이를 갖도록 형성된다. 도선(26)은 고속 메모리 디바이스에 대한 버스(즉, 고속 버스)로서 동작한다.

도선(28)은 도선(26)의 길이 보다 긴 길이를 갖도록 형성되어 다수의 메모리 디바이스들이 도선(26)보다는 도선(28)에 접속될 수 있다. 도선(28)은 저속 메모리 디바이스들에 대한 버스(즉 저속 버스)로서 동작한다.

액세스 제어 유닛(20)은 데이터 메모리 장치(100)와 접속된 프로세서(30)로 데이터를 입력 및 프로세서(30)로부터 데이터를 출력하는 제어기(40)와, 제어기 (40)의 제어하에서 도선(26)으로 데이터를 입력 및 도선(26)으로부터 데이터를 출력하는 고속 포트(50) 및, 제어기(40)의 제어하에서 도선(28)으로 데이터를 입력및 도선(28)으로부터 데이터를 출력하는 저속 포트(52)를 포함한다.

제어기(40)는 프로세서(30)로부터 논리 어드레스를 수신하여 논리 어드레스를 분석함으로써 고속 메모리 디바이스로 액세스하는가 또는 저속 메모리 디바이스로 액세스하는가를 판단한다. 상기 판단 결과에 따라, 제어기(40)는 고속 포트 (50) 또는 저속 포트(52)를 구동한다. 따라서, 메모리 디바이스들(2, 4, 6, 8, 10, 12, 14, 16)중 하나가 액세스된다.

도 2는 데이터 메모리 장치(100)의 메모리 맵의 구성을 도시한다. 도 2에 도시된 바와 같이, 메모리 맵은 적어도 고속 메모리 영역 및 적어도 저속 메모리 영역으로 분할된다. 고속 메모리 영역은 고속 메모리 디바이스에 의해 액세스되고, 저속 메모리 영역은 고속 메모리 디바이스에 의해 액세스된다.

도 2에 도시된 예에서, 고속 메모리 디바이스들(2, 10)은 고속 메모리 영역들에 할당되고, 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)는 저속 메모리 영역들에 할당된다.

메모리 맵에 액세스 속도에 따른 계층 구조를 제공함으로써, 메모리 액세스는 최적화될 수 있다. 예를 들면, 액세스 빈도가 높은 데이터가 고속 메모리 영역에 기억되며, 액세스 빈도가 적은 데이터가 저속 메모리 영역에 기억된다. 액세스 빈도수가 높은 데이터는 예를 들면 시스템 및 특정한 에플리케이션을 동작하시키기 위한 데이터를 포함한다.

도 1을 다시 참조하면, 액세스 제어 유닛(20)은 메모리 디바이스(2, 4, 6, 8, 10, 12, 14, 16)로의 액세스를 제어하여, 고속 메모리 영역들로의 액세스 속도가 저속 메모리 영역들로의 액세스 속도와 다르게 된다. 제어기(40)가 프로세서 (30)로부터 데이터 메모리 장치(100)로 프로그램(데이터)을 로드할 때, 제어기(40)는 어떠한 프로그램(데이터)이 고속 메모리 영역 또는 저속 메모리 영역 내에 기억되어야 하는 가를 판단한다. 이것은 프로세서(30) 및 데이터 메모리 장치(100)를 포함한 전체 시스템의 처리 속도를 향상시키는데 유용하다. 예를 들면, 캐쉬 히트 미스가 발생하더라도, 고속으로 처리될 데이터는 고속 메모리 디바이스(2) 또는 고속 메모리 디바이스(10)로부터 고속으로 전송될 수 있다.

제 1 예에서, 데이터 메모리 장치(100)는 메모리 디바이스들(2, 4, 6, 8, 10, 12, 14, 16)를 포함하며, 메모리 맵은 메모리 디바이스(2, 4, 6, 8, 10, 12, 14, 16)에 대응하는 다수의 메모리 영역들을 포함한다. 또한, 데이터 메모리 장치는 단일 메모리 디바이스를 포함할 수 있다. 이 경우에, 액세스 속도에 따른 계층 구조를 갖는 메모리 맵은 단일 메모리 디바이스로 형성된다.

도 13은 단일 메모리 디바이스(70)를 포함한 데이터 메모리 장치(400)의 구성을 도시한다. 메모리 디바이스(70)는 고속 메모리 어레이(76) 및 저속 메모리 어레이(78)를 포함한다. 메모리 맵은 고속 메모리 어레이(76) 및 저속 메모리 어레이(78)로 형성된다. 도 2에 도시된 바와 같이, 메모리 맵은 적어도 고속 메모리 영역 및 적어도 저속 메모리 영역으로 분할된다. 고속 메모리 어레이(76)는 하나 이상의 고속 메모리 영역으로 할당되며, 저속 메모리 어레이(78)는 하나 이상의 저속 메모리 영역들에 할당된다.

액세스 제어 유닛(20)은 고속 메모리 어레이(76)로의 액세스 및 저속 메모리어레이(78)로의 액세스를 제어하여, 고속 메모리 영역으로의 액세스 속도 및 저속 메모리 영역으로의 액세스 속도가 다르게 된다. 데이터 입력 및 출력은 도선(26)을 통해 고속 메모리 어레이와 접속된 고속 I/O 인터페이스(72)와 고속 포트(50) 사이에서 수행된다. 데이터 입력 및 출력은 도선(28)을 통해 저속 메모리 어레이 (78)와 접속된 저속 I/O 인터페이스(74)와 저속 포트(52) 사이에서 수행된다. 고속 포트(50) 및 저속 포트(52)는 제어기(40)에 의해 제어된다.

따라서, 액세스 속도에 따른 계층 구조를 갖는 메모리 맵은 단일 메모리 디바이스(70)로 구성된다.

도 14는 단일 메모리 디바이스(70)를 갖는 데이터 메모리 장치(500)의 구성을 도시한다. 도 14에 도시된 예에서, 프로세서(30) 및 데이터 메모리 장치(500)는 반도체 칩(502)상에 제공된다. 이와 같은 구성에서, 고속 포트(50)는 고속 메모리 어레이(76)에 직접 액세스하고, 저속 포트(52)는 저속 메모리 어레이(78)에 직접 액세스한다. 이러한 방식에서는 또한 액세스 속도에 따른 계층 구조를 갖는 메모리 맵이 단일 메모리 디바이스로 형성된다.

(제 2 실시예)

도 3은 본 발명의 제 2 실시예에 따른 데이터 메모리 장치(200)의 구성을 도시한다.

데이터 메모리 장치(200)는 고속 메모리 디바이스들(2, 10) 및 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)을 포함한다. 고속 메모리 디바이스(2, 10)는 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)보다 높은 속도로 동작한다.

고속 메모리 디바이스들(2, 10)는 예를 들면 SRAM들이다. 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)은 예를 들면 DRAM들이다. 메모리 맵은 메모리 디바이스들(2, 4, 6, 8, 10, 12, 14, 16)로 형성된다.

데이터 메모리 장치(200)는 고속 메모리 디바이스(2, 10) 및 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)로의 액세스를 제어하는 액세스 제어 유닛(22)을 더 포함한다. 액세스 제어 유닛(22)은 데이터 메모리 장치(200)와 접속된 프로세서 (30)에 데이터를 입력하고 프로세서(30)로부터 데이터를 출력하는 제어기(42) 및 데이터 전송 속도를 변환하는 송수신기(90)를 포함한다.

제어기(42), 송수신기(90) 및 고속 메모리 디바이스들(2, 10)는 도선(26)을 통해 서로 접속된다. 송수신기(90) 및 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)는 도선(28)을 통해 서로 접속된다.

따라서, 도선은 송수신기(90)에 의해 도선(26, 28)으로 분할된다.

도선(26)은 도선(28)보다 제어기(42)에 더 가깝게 제공된다. 도선(26)은 메모리 디바이스들(2, 10)이 고속으로 동작할 때, 메모리 디바이스들(2, 10)의 입력단에서의 신호 반사를 피할 수 있을 정도로 충분히 짧은 길이를 갖도록 형성된다. 따라서, 신호 반사 및 노이즈가 억제될 수 있다. 그 결과, 도선(26)을 통한 데이터 전송속도는 200MHz 까지 향상된다.

도선(28)은 도선(26)보다 제어기(42)로부터 더 멀리 제공된다. 도선(28)은 도선(26)의 길이보다 더 긴 길이를 갖도록 형성된다. 6개의 저속 메모리 디바이스들(4, 6, 8, 12, 16)은 도선(28)과 접속된다. 도선(28)을 통한 데이터 전송 속도는 신호 반사 및 노이즈로 인해 100MHz 까지만 개선된다. 그러나, 도선(28)에 의해 전달될 수 있는 데이터량은 도선(26)에 의해 전송될 수 있는 데이터량보다 3배 크다.

도선(26)은 적어도 하나의 저속 메모리 디바이스의 공급을 허용하기 위하여 접속기(60)와 접속된다. 데이터 메모리 장치(200)의 메모리 용량은 적어도 하나의 저속 메모리 디바이스를 갖는 모듈 카드를 접속기(60)에 삽입함으로써 증가된다.

도 4는 데이터가 고속 메모리 영역에 전송되는 경우 도선(26)을 통과하는 데이터 전송 사이클을 도시한다. 데이터 전송 속도는 200MHz 이기 때문에, 데이터가 고속 메모리 영역들로 전송되는 경우, 고속 메모리 디바이스(2, 10)는 200MHz 의 속도로 액세스된다. 고속 메모리 디바이스들(2, 10)이 액세스되는 경우, 데이터는 송수신기(90)를 통과하지 않는다.

도 5는 데이터가 저속 메모리 영역들로 전송되는 경우에 데이터 전송 사이클을 도시한다. 섹션(600)은 도선(26)을 통한 데이터 전송 사이클을 도시한다. 도선(26)상의 데이터는 데이터 전송 속도가 100MHz로 되도록 간헐적으로 전송된다.

도 5의 섹션(602)은 도선(28)을 통한 데이터 전송 사이클을 도시한다. 도선 (28)상의 데이터는 100MHz의 속도로 연속적으로 전송된다. 따라서, 도선(28)과 접속된 저속 메모리 디바이스들(4, 6, 8, 12, 14, 16)은 100MHz 의 속도로 액세스된다.

송수신기(90)는 도선(26)(섹션(600))을 통과하는 데이터 전송 사이클을 도선 (28)(섹션(602))을 통한 데이터 전송 사이클로 변환한다. 따라서, 송수신기(90)는도선(26)상의 데이터의 전송 속도를 변환하여 도선(26)상의 데이터를 상기 변환된 전송 속도로 도선(28)상에 배치한다. 도선(28)으로부터 도선(26)으로 데이터를 전송하기 위해, 송수신기(90)는 상술한 변환과는 반대의 변환을 수행한다.

도선(26, 28)간의 데이터 전송 방향, 도선(26), 도선(26, 28)간의 데이터 전송을 위한 대기 시간 및 이외의 파라미터는 제어기(42)로부터 송수신기(90)로 공급되는 제어 신호(24)(도 3)에 의해 제어된다.

제어기(42)는 데이터가 도선(26, 28)에 의해 효율적으로 전송될 수 있도록 제어 신호(24)를 이용하여 송수신기(90)를 제어한다. 그 결과, 전체 시스템의 성능이 개선된다. 제어기(42)는 메모리 디바이스에 기입되는 데이터와 상기 메모리 디바이스로부터 판독되는 데이터간의 충돌을 제어 신호(24)를 이용하여 방지할 수 있다.

데이터 메모리 장치(200)는 도 2에 도시된 메모리 맵을 갖는다. 메모리 맵에 액세스 속도에 따른 계층 구조를 제공함으로써, 메모리 액세스는 최적화될 수 있다.

도 6은 송수신기(90) 대신에 데이터 메모리 장치(200)에 이용가능한 송수신기(92)의 구성을 도시한다. 송수신기(92)는 제어 신호(24)를 수신하는 제어 유닛 (94) 및 선입선출(FIFO) 버퍼(96)를 포함한다. FIFO 버퍼(96)의 동작은 제어 유닛 (94)에 의해 제어된다.

송수신기(92) 내에 FIFO 버퍼(96)를 제공함으로써, 도선(26)상의 데이터는 FIFO 버퍼(96) 내에 연속적으로 기억된다. 따라서, 도선(26)상의 데이터는 200MHz의 속도로 FIFO 버퍼(96)에 연속적으로 전송될 수 있다. FIFO 버퍼(96)에 기억된 데이터는 100MHz 의 속도로 도선(28)에 연속적으로 전송된다.

도 7은 FIFO 버퍼(96)를 구비한 송수신기(92)가 이용될 때, 데이터가 저속 메모리 영역들에 전송되는 경우의 데이터 전송 사이클을 도시한다. 섹션(700)은 도선(26)을 통한 데이터 전송 사이클을 도시한다. 도선(26)상의 데이터는 200MHz의 속도록 연속적으로 전송된다.

도 7의 섹션(702)은 도선(28)을 통한 데이터 전송 사이클을 도시한다. 도선 (28)상의 데이터는 100MHz 의 속도로 연속적으로 전송된다.

송수신기(92)(도 6)는 도선(26)(섹션(700))을 통한 데이터 전송 사이클을 도선(28)을 통한 데이터 전송 사이클로 변환한다. 따라서, 송수신기(92)는 도선(26)상의 데이터의 속도를 변환하여 변환된 전송 속도로 도선(26)상의 데이터를 도선 (28)에 배치한다. 도선(28)으로부터 도선(26)으로 데이터를 전송하기 위해, 송수신기(92)는 상술한 변환과 반대의 변환을 수행한다.

송수신기(92) 내에 FIFO 버퍼(96)를 제공함으로써, 도선(26)상의 데이터는 데이터가 고속 메모리 영역 또는 저속 메모리 영역으로 전송되는가의 여부에 상관없이 200MHz의 속도로 연속적으로 전송된다. 따라서, 효과적인 데이터 전송이 실현된다.

상술한 바와 같이, 제 2 실시예에서의 데이터 메모리 장치(200)(도 3)는 고속 메모리 영역 및 저속 메모리 영역을 갖는 메모리 맵을 포함한다. 이와 같은 메모리 맵은 액세스 속도에 따른 계층 구조를 갖는다. 데이터(프로그램을 포함함)가로드되는 메모리 영역은 프로세서(30) 또는 제어기(42)에 의해 하드웨어적으로 판단된다. 또한, 사용자는 데이터(프로그램을 포함함)가 로드되는 메모리 영역을 윈도우 메뉴를 이용하여 지시할 수 있다. 윈도우 메뉴는 디스플레이 디바이스(도시되지 않음)의 스크린상에 디스플레이된다. 사용자로부터의 지시는 키보드 또는 마우스 같은 입력 디바이스(도시되지 않음)를 통해 프로세서(30)에 입력된다.

도 8은 윈도우 메뉴의 예를 도시한다. 도 8에 도시된 예에서, 5개의 에플리케이션 프로그램, 즉 "CAD", "MAIL", "WORDPROCESSOR", "DESKTOP PUBLISHING", "SPREADSHEET" 가 기동된다. 상기 5개의 에플리케이션 중 "CAD" 및 "DESKTOP PUBLISHING" 는 고속 메모리 영역들에 할당되며, 나머지 3개의 에플리케이션 프로그램은 저속 메모리 영역들에 할당된다.

에플리케이션 프로그램의 할당은 예를 들면 윈도우 메뉴 내의 속도 버튼을 클릭함으로써 변경된다. "고속" 버튼을 클릭함으로써 대응하는 에플리케이션 프로그램의 할당을 고속 메모리 영역에서 저속 메모리 영역으로 변경한다. 그 결과, "저속" 버튼은 "고속" 버튼 대신에 디스플레이된다. "저속" 버튼을 클릭함으로써 대응하는 에플리케이션 프로그램의 할당을 저속 메모리 영역에서 고속 메모리 영역으로 변경한다. 그 결과, "고속" 버튼은 "저속" 버튼 대신에 디스플레이된다.

사용자는 프로그램이 각 프로그램의 이용 빈도, 프로그램을 실행하기 위해 필요한 용량, 유저의 선호 등에 따라 로드되는 메모리 영역을 지시한다.

도 9는 윈도우 메뉴의 다른 예를 도시한다. "동작 화상 재생(MOTION PICTURE PLAYBACK)" 에플리케이션 프로그램 같은 큰 메모리 영역을 필요로 하는 프로그램을 기동하는 경우에, 에플리케이션 프로그램은 2개의 불연속 고속 메모리 영역들로 할당될 수 없다. 이 경우, 2개의 불연속 고속 메모리 영역은 하나의 고속 영역으로 재맵핑(remapping)할 필요가 있다. 상기 재맵핑은 사용자로부터의 지시에 따라 실행된다.

도 10은 사용자로부터의 지시에 따라 수행되는 재맵핑의 결과로서 형성된 메모리 맵의 구성을 도시한다. 도 10에 도시된 바와 같이, 고속 메모리 디바이스들 (2, 10)의 메모리 영역들은 하나의 메모리 영역으로 재배치된다. 상기 재맵핑은 제어기(42)에 의해 실행된다.

따라서, 메모리 맵은 소프트웨어 및 하드웨어적 모두에서 사용자 인터페이스에 의해 사용자의 요구에 따르도록 배치된다.

제 2 실시예에서, 데이터 메모리 장치(200)는 메모리 디바이스들(2, 4, 6, 8, 10, 12, 14, 16)을 포함하며, 메모리 맵은 메모리 디바이스(2, 4, 6, 8, 10, 12, 14, 16)에 대응하는 다수의 메모리 영역을 포함한다. 또한, 데이터 메모리 장치(200)는 단일 메모리 디바이스를 포함할 수 있다. 이 경우, 메모리 맵은 제 1 실시예에서 설명된 바와 같은 방식으로 액세스 속도에 따른 계층 구조가 제공된다.

본 발명에 따르면, 액세스 속도에 따른 계층 구조를 갖는 메모리 맵을 구비한 데이터 메모리 장치가 메모리 용량을 감소시키지 않으면서 제공된다. 따라서, 전체 시스템의 처리 효율이 개선된다. 본 발명에 따른 데이터 메모리 장치를 조립한 컴퓨터 및 소비자 기기의 상품 가치를 향상시킬 수 있다.

이 기술 분야에서 숙련된 사람에게는 본 발명의 범주 및 사상을 벗어나지 않고 여러 가지 다른 변형예들이 명백하고 용이하게 실시할 수 있을 것이다. 따라서, 본 명세서에 첨부된 특허청구범위의 범주는 본 명세서의 설명에 한정하도록 하는 것이 아니라 오히려 특허청구범위는 넓게 해석되어야 한다.

Claims

데이터 메모리 장치에 있어서,

적어도 제 1 메모리 영역과 제 2 메모리 영역을 구비하는 메모리 맵을 형성하는 적어도 하나의 메모리 디바이스 및,

상기 제 1 메모리 영역으로의 액세스 속도가 상기 제 2 메모리 영역으로의 액세스 속도와 다르도록 적어도 하나의 상기 메모리 디바이스로의 액세스를 제어하는 액세스 제어 유닛을 포함하고,

애플리케이션 프로그램의 할당은 사용자로부터의 지시에 따라 상기 제 1 메모리 영역으로부터 상기 제 2 메모리 영역으로 또는 상기 제 2 메모리 영역으로부터 상기 제 1 메모리 영역으로 변경되는 데이터 메모리 장치.
제 1 항에 있어서, 상기 제 1 메모리 영역과 상기 제 2 메모리 영역 중 적어도 하나는 상기 사용자로부터의 지시에 따라 상기 메모리 맵에 연속 영역으로 재정렬 되는 데이터 메모리 장치.
제 1 항에 있어서, 상기 사용자로부터의 지시는 디스플레이 상의 윈도우에 의해 만들어지는 메모리 장치.