JPH052435A - Ｃｐｕ立上げシステム - Google Patents
Ｃｐｕ立上げシステムInfo
- Publication number
- JPH052435A JPH052435A JP3181869A JP18186991A JPH052435A JP H052435 A JPH052435 A JP H052435A JP 3181869 A JP3181869 A JP 3181869A JP 18186991 A JP18186991 A JP 18186991A JP H052435 A JPH052435 A JP H052435A
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- Japan
- Prior art keywords
- cpu
- rom
- signal
- roms
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- Pending
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Abstract
(57)【要約】
【目的】 実装されたＮ個（Ｎは２以上の整数）のＲＯ
Ｍからのデータにより動作可能状態となるＣＰＵについ
て、その立上げを確実に行うようにすること。 【構成】 ＣＰＵ１とＲＯＭ１０及び１１の各々へのチ
ップセレクト信号線401〜404 との結線状態を順次変更
するスイッチング回路たるカウンタ部７及びスイッチ部
４を設ける。この結線されたＲＯＭからのデータにより
ＣＰＵ１が動作可能状態となったとき、その結線状態を
固定せしめる回路となるラッチ部８を設ける。 【効果】 ＲＯＭ１０及び１１の実装位置に互換性が生
じ、両ＲＯＭの実装位置にかかわりなく、ＣＰＵを確実
に立上げることができる。
Ｍからのデータにより動作可能状態となるＣＰＵについ
て、その立上げを確実に行うようにすること。 【構成】 ＣＰＵ１とＲＯＭ１０及び１１の各々へのチ
ップセレクト信号線401〜404 との結線状態を順次変更
するスイッチング回路たるカウンタ部７及びスイッチ部
４を設ける。この結線されたＲＯＭからのデータにより
ＣＰＵ１が動作可能状態となったとき、その結線状態を
固定せしめる回路となるラッチ部８を設ける。 【効果】 ＲＯＭ１０及び１１の実装位置に互換性が生
じ、両ＲＯＭの実装位置にかかわりなく、ＣＰＵを確実
に立上げることができる。
Description
【０００１】
【技術分野】本発明はＣＰＵ立上げシステムに関し、特
にＣＰＵの立上げ時における偶数ＲＯＭ及び奇数ＲＯＭ
からのデータ読出しに関する。
にＣＰＵの立上げ時における偶数ＲＯＭ及び奇数ＲＯＭ
からのデータ読出しに関する。
【０００２】
【従来技術】従来、ＲＯＭデータを読出す回路ではＣＰ
Ｕのアドレスバスに出力されたアドレスデータを一旦ラ
ッチし、デコーダ部によって偶数ＲＯＭ及び奇数ＲＯＭ
に対する制御信号であるチップセレクト（以後、ＣＳと
称す）信号にデコードし、偶数ＲＯＭに対しては偶数ア
ドレスをアクセスするためのＣＳ信号を、奇数ＲＯＭに
対しては奇数アドレスをアクセスするためのＣＳ信号
を、夫々出力し、データバスよりデータの読出しを行っ
ていた。
Ｕのアドレスバスに出力されたアドレスデータを一旦ラ
ッチし、デコーダ部によって偶数ＲＯＭ及び奇数ＲＯＭ
に対する制御信号であるチップセレクト（以後、ＣＳと
称す）信号にデコードし、偶数ＲＯＭに対しては偶数ア
ドレスをアクセスするためのＣＳ信号を、奇数ＲＯＭに
対しては奇数アドレスをアクセスするためのＣＳ信号
を、夫々出力し、データバスよりデータの読出しを行っ
ていた。
【０００３】つまり、従来の偶数ＲＯＭ、奇数ＲＯＭデ
ータの読出し回路では、偶数ＲＯＭに対しては、偶数ア
ドレスをアクセスするためのＣＳ信号の出力用のＣＳ信
号線を接続し、奇数ＲＯＭに対しては奇数アドレスをア
クセスするためのＣＳ信号出力用のＣＳ信号線を接続し
ていた。そのため、ＲＯＭの本来実装位置は固定されて
おり、従って偶数ＲＯＭと奇数ＲＯＭとの実装位置を誤
ると読出したデータは無効となり、よってＣＰＵは正常
に立上がらないという欠点があった。
ータの読出し回路では、偶数ＲＯＭに対しては、偶数ア
ドレスをアクセスするためのＣＳ信号の出力用のＣＳ信
号線を接続し、奇数ＲＯＭに対しては奇数アドレスをア
クセスするためのＣＳ信号出力用のＣＳ信号線を接続し
ていた。そのため、ＲＯＭの本来実装位置は固定されて
おり、従って偶数ＲＯＭと奇数ＲＯＭとの実装位置を誤
ると読出したデータは無効となり、よってＣＰＵは正常
に立上がらないという欠点があった。
【０００４】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はＣＰＵが確実に
立上がることのできるＣＰＵ立上げシステムを提供する
ことである。
ためになされたものであり、その目的はＣＰＵが確実に
立上がることのできるＣＰＵ立上げシステムを提供する
ことである。
【０００５】
【発明の構成】本発明によるＣＰＵ立上げシステムは、
実装されたＮ個（Ｎは２以上の整数）のＲＯＭからのデ
ータにより動作可能状態となるＣＰＵについての立上げ
システムであって、前記ＣＰＵと前記ＲＯＭの各々への
チップセレクト信号線との結線状態を順次変更するスイ
ッチング回路と、このスイッチング回路により結線され
たＲＯＭからのデータにより前記ＣＰＵが動作可能状態
になったとき前記スイッチング回路における結線状態を
固定せしめる回路とを有することを特徴とする。
実装されたＮ個（Ｎは２以上の整数）のＲＯＭからのデ
ータにより動作可能状態となるＣＰＵについての立上げ
システムであって、前記ＣＰＵと前記ＲＯＭの各々への
チップセレクト信号線との結線状態を順次変更するスイ
ッチング回路と、このスイッチング回路により結線され
たＲＯＭからのデータにより前記ＣＰＵが動作可能状態
になったとき前記スイッチング回路における結線状態を
固定せしめる回路とを有することを特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明によるＣＰＵ立上げシステムの一実施
例の構成を示すブロック図である。
る。図１は本発明によるＣＰＵ立上げシステムの一実施
例の構成を示すブロック図である。
【０００７】図において、本発明の一実施例によるＣＰ
Ｕ立上げシステムは、ＣＰＵ１に接続されたアドレスバ
ス101 〜10N と、このアドレスバスの信号をラッチする
ラッチ部２と、このラッチ部２に接続されたアドレスバ
ス201 〜20N と、このアドレスバスの信号をデコードし
てＣＳ信号として信号線301 及び302 に送出するデコー
ダ部３とを含んで構成されている。
Ｕ立上げシステムは、ＣＰＵ１に接続されたアドレスバ
ス101 〜10N と、このアドレスバスの信号をラッチする
ラッチ部２と、このラッチ部２に接続されたアドレスバ
ス201 〜20N と、このアドレスバスの信号をデコードし
てＣＳ信号として信号線301 及び302 に送出するデコー
ダ部３とを含んで構成されている。
【０００８】また、本実施例のシステムは、ＣＳ信号の
信号線301 及び302 とＲＯＭ１０及び１１へのＣＳ信号
線401 〜404 とを結線するスイッチ部４と、このスイッ
チ部４への結線状態を順次変更制御するためのカウンタ
部７と、このカウンタ部７の出力をラッチし、スイッチ
部４における結線状態を固定するためのラッチ部８とを
含んで構成されている。
信号線301 及び302 とＲＯＭ１０及び１１へのＣＳ信号
線401 〜404 とを結線するスイッチ部４と、このスイッ
チ部４への結線状態を順次変更制御するためのカウンタ
部７と、このカウンタ部７の出力をラッチし、スイッチ
部４における結線状態を固定するためのラッチ部８とを
含んで構成されている。
【０００９】なお、９はクロック発生部、５及び６は単
安定マルチバイブレータである。
安定マルチバイブレータである。
【００１０】かかる構成において、ＣＰＵ１から出力さ
れるアドレスデータは、アドレスバス101 〜10N を通
り、ラッチ部２に入力された後、アドレスバス201 〜20
N によりデコーダ部３に入力される。デコーダ部３から
は、ＲＯＭ１０、ＲＯＭ１１を選択するためのＣＳ信号
が夫々信号線301 ，302 を通り、スイッチ部４に入力さ
れる。
れるアドレスデータは、アドレスバス101 〜10N を通
り、ラッチ部２に入力された後、アドレスバス201 〜20
N によりデコーダ部３に入力される。デコーダ部３から
は、ＲＯＭ１０、ＲＯＭ１１を選択するためのＣＳ信号
が夫々信号線301 ，302 を通り、スイッチ部４に入力さ
れる。
【００１１】ＣＳ信号はスイッチ部４において連動セレ
クタに夫々入力される。ここでは、ＣＳ信号線401 及び
403 又はＣＳ信号線402 及び404 がペアで選択され、Ｒ
ＯＭ１０、ＲＯＭ１１に各々出力される。ＣＳ信号を受
信したＲＯＭ１０、ＲＯＭ１１は通常の読出しタイミン
グにより、夫々データバス111 〜11M 、データバス121
〜12M にデータを出力する。
クタに夫々入力される。ここでは、ＣＳ信号線401 及び
403 又はＣＳ信号線402 及び404 がペアで選択され、Ｒ
ＯＭ１０、ＲＯＭ１１に各々出力される。ＣＳ信号を受
信したＲＯＭ１０、ＲＯＭ１１は通常の読出しタイミン
グにより、夫々データバス111 〜11M 、データバス121
〜12M にデータを出力する。
【００１２】一方、クロック発生部９からのクロックが
信号線900 によりカウンタ部７に入力されると、比較的
長い周期（本周期はＣＰＵ１が立上がるのに十分な長さ
である）に分周されたクロック（以後、スイッチ制御ク
ロックと称す）となって信号線702 を介してラッチ部８
に入力され、さらに信号線800 よりスイッチ部４に入力
される。それと同時に、カウンタ部７からは、スイッチ
制御クロックの１／２の周期のクロックが信号線701 に
出力されている。そのクロックの変化点を検出した単安
定マルチバイブレータ５は、信号線500 より、ＣＰＵ１
に対してリセット信号となるパルス（尚、本パルスは信
号線701 のクロック周期より短いものである）を出力す
る。そのため、スイッチ制御クロックの変化点でＣＰＵ
１に対し立上げ要求が発生する。
信号線900 によりカウンタ部７に入力されると、比較的
長い周期（本周期はＣＰＵ１が立上がるのに十分な長さ
である）に分周されたクロック（以後、スイッチ制御ク
ロックと称す）となって信号線702 を介してラッチ部８
に入力され、さらに信号線800 よりスイッチ部４に入力
される。それと同時に、カウンタ部７からは、スイッチ
制御クロックの１／２の周期のクロックが信号線701 に
出力されている。そのクロックの変化点を検出した単安
定マルチバイブレータ５は、信号線500 より、ＣＰＵ１
に対してリセット信号となるパルス（尚、本パルスは信
号線701 のクロック周期より短いものである）を出力す
る。そのため、スイッチ制御クロックの変化点でＣＰＵ
１に対し立上げ要求が発生する。
【００１３】スイッチ部４はスイッチ制御クロックのレ
ベルに応じてセレクタの向きを変えるため、デコーダ部
３からのＣＳ信号は、ＲＯＭ１０とＲＯＭ１１とを交互
にアクセスすることとなる。ここで、ＣＳ信号の向き
と、ＲＯＭの有する偶奇性とが一致してＣＰＵが正常に
立上がると、ＣＰＵから信号線100 にウォッチドッグタ
イマ用のクロックが出力される。これに応答して単安定
マルチバイブレータ６が動作することにより、信号線60
1 を介してラッチ部８に対してデータのラッチを行う制
御信号が出力される。ラッチ部８の出力によりスイッチ
部４のセレクタが固定されると、同時に信号線601 より
入力された制御信号によりカウンタ部７の動作も停止す
る。
ベルに応じてセレクタの向きを変えるため、デコーダ部
３からのＣＳ信号は、ＲＯＭ１０とＲＯＭ１１とを交互
にアクセスすることとなる。ここで、ＣＳ信号の向き
と、ＲＯＭの有する偶奇性とが一致してＣＰＵが正常に
立上がると、ＣＰＵから信号線100 にウォッチドッグタ
イマ用のクロックが出力される。これに応答して単安定
マルチバイブレータ６が動作することにより、信号線60
1 を介してラッチ部８に対してデータのラッチを行う制
御信号が出力される。ラッチ部８の出力によりスイッチ
部４のセレクタが固定されると、同時に信号線601 より
入力された制御信号によりカウンタ部７の動作も停止す
る。
【００１４】次に、以上の動作について図２を参照して
説明する。図２は図１のシステムの動作を示すタイミン
グチャートである。図において、本システムを立上げ
後、のタイミングでカウンタ部７からクロックの立上
がりが発生し、ＣＰＵ１に立上げ要求のリセットが出力
される。このとき、号線702 のスイッチ制御クロックは
ローレベルである。
説明する。図２は図１のシステムの動作を示すタイミン
グチャートである。図において、本システムを立上げ
後、のタイミングでカウンタ部７からクロックの立上
がりが発生し、ＣＰＵ１に立上げ要求のリセットが出力
される。このとき、号線702 のスイッチ制御クロックは
ローレベルである。
【００１５】ここで、スイッチ部４のセレクタの選択す
るＣＳ信号の向きがＲＯＭの有する偶奇性と不一致にな
った場合には、次に信号線702 及び800 のスイッチ制御
クロックが変化するのタイミングまでＣＰＵは立上が
らない。
るＣＳ信号の向きがＲＯＭの有する偶奇性と不一致にな
った場合には、次に信号線702 及び800 のスイッチ制御
クロックが変化するのタイミングまでＣＰＵは立上が
らない。
【００１６】のタイミングで信号線702 及び800 のス
イッチ制御クロックがハイレベルとなってスイッチ部４
のセレクタの向きがＲＯＭの有する偶奇性と一致した場
合には、それと同時に信号線500 よりＣＰＵ１にリセッ
トがかかるため、ＣＰＵ１は正常な立上げ動作に入る。
そして、のタイミングでＣＰＵ１がウォッチドッグの
ためのクロックを信号線100 に出力し始めると、信号線
601 の制御信号により、信号線702 のレベルが信号線80
0 に対してラッチされてスイッチ部４のセレクタの向き
は固定される。また、同時に信号線702 のスイッチ制御
クロックも停止し、ＣＰＵ１に対するリセットは発生し
なくなる。これにより、ＣＰＵ１は動作可能状態とな
る。
イッチ制御クロックがハイレベルとなってスイッチ部４
のセレクタの向きがＲＯＭの有する偶奇性と一致した場
合には、それと同時に信号線500 よりＣＰＵ１にリセッ
トがかかるため、ＣＰＵ１は正常な立上げ動作に入る。
そして、のタイミングでＣＰＵ１がウォッチドッグの
ためのクロックを信号線100 に出力し始めると、信号線
601 の制御信号により、信号線702 のレベルが信号線80
0 に対してラッチされてスイッチ部４のセレクタの向き
は固定される。また、同時に信号線702 のスイッチ制御
クロックも停止し、ＣＰＵ１に対するリセットは発生し
なくなる。これにより、ＣＰＵ１は動作可能状態とな
る。
【００１７】なお、ＲＯＭの数は本例のような２個の場
合に限らず、それ以上の数でも良いことは明らかであ
る。また、ウォッチドッグタイマ用のクロックに限ら
ず、ＣＰＵが動作している状態を示す信号であれば、そ
れを利用しても良い。
合に限らず、それ以上の数でも良いことは明らかであ
る。また、ウォッチドッグタイマ用のクロックに限ら
ず、ＣＰＵが動作している状態を示す信号であれば、そ
れを利用しても良い。
【００１８】つまり、本実施例のシステムは、偶数ＲＯ
Ｍに対して出力するＣＳ信号と、奇数ＲＯＭに対して出
力するＣＳ信号とを切替え可能とするためのスイッチン
グ回路を有しており、ＣＳ信号とＲＯＭの偶奇性とが一
致するまでスイッチング回路によるＣＳ信号の切替え及
びＣＰＵの再立上げが行われるため、偶数ＲＯＭ及び奇
数ＲＯＭの実装位置に互換性が生じ、誤実装は発生しな
いのである。
Ｍに対して出力するＣＳ信号と、奇数ＲＯＭに対して出
力するＣＳ信号とを切替え可能とするためのスイッチン
グ回路を有しており、ＣＳ信号とＲＯＭの偶奇性とが一
致するまでスイッチング回路によるＣＳ信号の切替え及
びＣＰＵの再立上げが行われるため、偶数ＲＯＭ及び奇
数ＲＯＭの実装位置に互換性が生じ、誤実装は発生しな
いのである。
【００１９】
【発明の効果】以上説明したように本発明は、Ｎ個のＲ
ＯＭとチップセレクト信号線との結線状態を順次変更
し、ＣＰＵが正常に立上がったときにその結線状態を固
定することにより、ＲＯＭの実装を誤ることがなくな
り、ＣＰＵが確実に立上がるという効果がある。
ＯＭとチップセレクト信号線との結線状態を順次変更
し、ＣＰＵが正常に立上がったときにその結線状態を固
定することにより、ＲＯＭの実装を誤ることがなくな
り、ＣＰＵが確実に立上がるという効果がある。
【図１】本発明の実施例によるＣＰＵ立上げシステムの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１のシステムの動作を示すタイミングチャー
トである。
トである。
１ ＣＰＵ ４ スイッチ部 ７ カウンタ部 ８ ラッチ部 １０，１１ ＲＯＭ
Claims (1)
- 【特許請求の範囲】 【請求項１】 実装されたＮ個（Ｎは２以上の整数）の
ＲＯＭからのデータにより動作可能状態となるＣＰＵに
ついての立上げシステムであって、前記ＣＰＵと前記Ｒ
ＯＭの各々へのチップセレクト信号線との結線状態を順
次変更するスイッチング回路と、このスイッチング回路
により結線されたＲＯＭからのデータにより前記ＣＰＵ
が動作可能状態になったとき前記スイッチング回路にお
ける結線状態を固定せしめる回路とを有することを特徴
とするＣＰＵ立上げシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181869A JPH052435A (ja) | 1991-06-26 | 1991-06-26 | Ｃｐｕ立上げシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181869A JPH052435A (ja) | 1991-06-26 | 1991-06-26 | Ｃｐｕ立上げシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052435A true JPH052435A (ja) | 1993-01-08 |
Family
ID=16108272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181869A Pending JPH052435A (ja) | 1991-06-26 | 1991-06-26 | Ｃｐｕ立上げシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268636B2 (en) | 2004-07-14 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Voltage controlled oscillator |
| US7286023B2 (en) | 2003-03-06 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Crystal oscillation circuit with frequency regulation |
-
1991
- 1991-06-26 JP JP3181869A patent/JPH052435A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7286023B2 (en) | 2003-03-06 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Crystal oscillation circuit with frequency regulation |
| US7268636B2 (en) | 2004-07-14 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Voltage controlled oscillator |
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