JP2018010338A - 回路装置及び電子機器 - Google Patents
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Abstract
Description
本実施形態の回路装置300の回路構成図を、図1に示す。図1に示すように、本実施形態の回路装置300は、第1の回路ブロック100(メインシステム)と、第2の回路ブロック200(サブシステム)と、を含む。第1の回路ブロック100は、シングルポートのメモリー110と、処理回路120とを有し、第1のクロック信号に基づいて動作する。第2の回路ブロック200は、制御回路210を有し、第2のクロック信号に基づいて動作する。
本実施形態の回路装置は、図3に示すような構成を採用することができる。図3の例では、SoC(System On Chip)400が、図1に示す回路装置300に相当し、メインシステム500が、図1に示す第1の回路ブロック100に相当し、各サブシステム(サブシステム1〜サブシステムn)が、図1に示す第2の回路ブロック200に相当する。図1及び図2の例では、第2の回路ブロック200が1つだけ、第1の回路ブロック100に接続されているが、図3の例のように、複数の第2の回路ブロック200(図3の610〜6n0)が、第1の回路ブロック100に接続されていてもよい。
また、本実施形態は、図8に示すような変形実施も可能である。図8の例では、各サブシステム(610〜6n0)がリセット回路を有しておらず、メインシステムが各サブシステム(610〜6n0)をリセット回路するサブシステムリセット回路509を有している。その他の構成は、前述した図3の例と同様である。
本実施形態の回路装置300は、種々の電子機器に適用することが可能である。本実施形態の回路装置300を適用できる電子機器としては、例えば車載表示装置(例えばメーターパネル等)や、モニター、ディスプレイ、単板プロジェクター、テレビション装置、情報処理装置(コンピューター)、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末、DLP(Digital Light Processing)装置、プリンター等が挙げられる。
200…第2の回路ブロック、210…制御回路、300…回路装置、310…記憶部、
320…ユーザーインターフェース部、330…データインターフェース部、
400…SoC、500…メインシステム、501…CPU、
502…シングルポートRAM、503…Flashメモリー、
504…クロック生成回路、505…リセット回路、506…バス、
507…アドレス制御用セレクター(第2のセレクター)、508…調停回路、
509…サブシステムリセット回路、610〜6n0…サブシステム、
611〜6n1…制御部、612〜6n2…クロック生成回路、
613〜6n3…リセット回路、614〜6n4…信号生成回路、615…レジスター、
616…レジスター制御用セレクター(第1のセレクター)
Claims (8)
- シングルポートのメモリーと、処理回路とを有し、第1のクロック信号に基づいて動作する第1の回路ブロックと、
制御回路を有し、第2のクロック信号に基づいて動作する第2の回路ブロックと、
を含み、
前記処理回路は、
前記シングルポートの前記メモリーを介して、前記第2の回路ブロックへの書き込み情報を前記第2の回路ブロックに転送することを特徴とする回路装置。 - シングルポートのメモリーと、調停回路と、処理回路とを有し、第1のクロック信号に基づいて動作する第1の回路ブロックと、
制御回路を有し、第2のクロック信号に基づいて動作する第2の回路ブロックと、
を含み、
前記処理回路は、
前記シングルポートの前記メモリーを介して、前記第2の回路ブロックへの書き込み情報を前記第2の回路ブロックに転送し、
前記調停回路は、
前記処理回路が前記メモリーに対する読み出し動作を行う場合に、第1の論理レベルとなる調停信号を出力し、
前記制御回路は、
前記調停信号が前記第1の論理レベルとは異なる第2の論理レベルである場合に、前記メモリーから前記書き込み情報を読み出すことを特徴とする回路装置。 - 請求項1又は2において、
前記第1の回路ブロックは、
調停回路を有し、
前記制御回路は、
前記書き込み情報を前記メモリーから読み出す場合には、リード信号をアクティブにし、
前記調停回路は、
前記制御回路からの前記リード信号が前記アクティブの場合において、前記処理回路からのリード信号もアクティブである場合には、調停信号を第1の論理レベルにし、前記処理回路からの前記リード信号が非アクティブである場合には、前記調停信号を前記第1の論理レベルとは異なる第2の論理レベルにすることを特徴とする回路装置。 - 請求項3において、
前記制御回路は、
前記メモリーからの前記書き込み情報を記憶するレジスターを有し、
前記制御回路からの前記リード信号を前記アクティブにした場合に、前記調停信号が前記第1の論理レベルである場合には、前記レジスターに記憶された情報を前記レジスターに書き戻すことを特徴とする回路装置。 - 請求項4において、
前記制御回路は、
前記レジスターに出力する情報を選択する第1のセレクターを有し、
前記レジスターは、
前記リード信号が前記アクティブになった場合に、データを取り込み、
前記第1のセレクターは、
前記調停信号が前記第1の論理レベルである場合には、前記レジスターに記憶された情報を選択して、前記レジスターに出力し、
前記調停信号が前記第2の論理レベルである場合には、前記メモリーの出力を選択して、前記レジスターに出力することを特徴とする回路装置。 - 請求項2乃至5のいずれかにおいて、
前記第1の回路ブロックは、
前記調停信号が前記第1の論理レベルの場合に、前記処理回路からのアドレスを前記メモリーに出力し、前記調停信号が前記第2の論理レベルの場合に、前記制御回路からのアドレスを前記メモリーに出力する第2のセレクターを含むことを特徴とする回路装置。 - 請求項1乃至6のいずれかにおいて、
前記制御回路からは前記メモリーに対して書き込み不能であり、前記処理回路からは前記メモリーに対して書き込み可能であることを特徴とする回路装置。 - 請求項1乃至7のいずれかに記載の回路装置を含むことを特徴とする電子機器。
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