JP2004341972A

JP2004341972A - 半導体集積回路

Info

Publication number: JP2004341972A
Application number: JP2003139824A
Authority: JP
Inventors: Masaru Kitamoto; 優北本
Original assignee: HCX Corp
Current assignee: HCX Corp
Priority date: 2003-05-19
Filing date: 2003-05-19
Publication date: 2004-12-02

Abstract

【課題】システムクロックの高速化に伴い増加する内部回路による遅延の影響を軽減するロジック回路を提供する。
【解決手段】アドレスデータを受けるアドレス端子、クロック信号を受けるクロック端子、データの出力端子、さらに内部に記憶領域を有する複数個の回路モジュールを持つ半導体集積回路である。
クロックを内部で分周し、それを低速で動作する周辺装置用の内部の回路モジュールに供給するようにする。また、内部の回路モジュール内にすべてのビットを０または１で出力する回路を設け、すべての回路モジュール出力の論理和または論理積をとって外部に出力するようにする。
【選択図】図６

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関する。特にアドレス端子を有し、アドレス端子を介して供給されるアドレスデータにより選択された領域に格納されているデータを出力する半導体集積回路に関する。
【０００２】
【従来の技術】
ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）で処理されるデータを格納しておくデバイス（半導体集積回路）としてＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などに代表されるメモリがある。近年ではＣＰＵの高速化もあり、クロック端子を持ち、ＣＰＵの動作周波数を決めているクロックを取り込み、それに同期して高速にアクセスできるようなＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がパーソナルコンピュータなどのシステムに広く使われてきている。また、パーソナルコンピュータに見られる汎用ＣＰＵを中心としたシステムの場合、接続される外部Ｉ／Ｏデバイス（例えばＰＣカードドライブ）のデータを処理する為、外部Ｉ／Ｏデバイスに対応したインタフェース仕様を備え、外部Ｉ／Ｏデバイスのデータを一時的に格納しておくバッファを有する専用のインタフェースＩＣ（例えば、図２に示すＰＣカードコントローラ）や外部Ｉ／Ｏデバイスの仕様に合わせて設計されたＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｉｏｎＣｉｒｃｕｉｔ）が使われる（図１）。こうしたシステムの場合、接続されているメモリ（この場合、ＳＤＲＡＭ）や専用のインタフェースＩＣまたはＡＳＩＣなどは一般にＣＰＵと同じクロック信号（図１のシステムクロック８）を取り込み、それに同期して動作している（特許文献１）。
【０００３】
図３に前述のシステムにおけるＡＳＩＣ内部の構成の一例を示す。図３におけるＡＳＩＣ２は、外部Ｉ／Ｏデバイスから取り込んだデータを格納しておくバッファを内部に持つ複数の内部モジュール（１５−１８）、アドレス端子から供給されるアドレスをデコードして所望の内部モジュールを選択する選択信号を生成するアドレスデコーダ１４および接続される複数の回路モジュールの中からアドレスデコーダ１４にて生成される選択信号１９により所望の内部モジュールを選択して出力するセレクタ３４から構成されている。
【０００４】
ところが、年々ＣＰＵは高速化され、その為システムクロックの周波数も高くなってきており、それに伴い、ＳＤＲＡＭと同様にシステムクロックを取り込んでいるＡＳＩＣでは内部モジュールの消費電力が大きくなるばかりだけではなく、内部回路による遅延の影響が大きくなってくる。図４（ａ）に正常に書き込みが行われた場合、図４（ｂ）に遅延の影響により、データが不確定なうちに書き込みを行ってしまった例を示す。
【０００５】
【特許文献１】
特開２００２−８２９０４号公報
【０００６】
【発明が解決しようとする課題】
本発明の目的は、こうした問題点を鑑み、システムクロックの高速化に伴う回路構成による遅延の影響を軽減する半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】
この課題を解決するために本発明では、内部モジュールの少なくとも一部に対してその動作クロックとして取り込んだクロックを分周したクロックを提供するようにしている。また、内部回路の一部を簡素化することでも対応を図っている。
【０００８】
【発明の実施の形態】
本発明における半導体集積回路の一実施例における内部モジュールの構成およびその動作について説明する。内部モジュールは図５に示す複数のレジスタ群とセレクタで構成されており、内部モジュール選択信号１９により該内部モジュール１８が選択されると、セレクタ３４はアドレスバス４から内部モジュール１８内の該当するアドレスを持つレジスタ（例えばレジスタ３３）を選択し、選択されたレジスタ（レジスタ３３）の値を出力する。内部モジュール選択信号１９により該内部モジュール１８が選択されていない場合には、セレクタ３４は“００００ｈ”出力回路３６を選択し、内部データバス３５に“００００ｈ”を出力する。
【０００９】
次に前記回路モジュールを内部に複数個持つ本発明の半導体集積回路の一実施例について図６を用いて説明する。クロック入力端子より取り込まれたシステムクロック８は内部動作クロック２０を生成する為、１／２分周器１３に入力され、そこで２分周され各内部モジュールに供給される。一方、アドレス端子から供給されるアドレスバスデータ４はアドレスデコーダ１４にてデコードされ内部モジュール選択信号１９を生成し、各内部モジュールに供給される。また、本実施例では内部モジュール１７の内部に後述のライトイネーブル信号生成回路（図７）を設けて、ＣＰＵ（図示せず）から供給されるライト信号０とライト信号１から書き込み許可信号（ライトイネーブル信号２１）を生成し、該信号を内部モジュール１７自身ならびに他の内部モジュールへ供給しているが、該回路を独立させて構成しても構わない。一方、各モジュールから送出されたデータはすべてＯＲゲート回路２２に入力され、その出力は前記ＣＰＵに接続されているデータバスに出力される。なお、選択されていない内部モジュールからは前で説明したように“００００ｈ”が出力されるのでＯＲゲート回路からは、選択されている内部モジュールの出力がそのまま出力される。このように出力段の回路としてＯＲゲート回路を用いたことにより従来の回路構成（セレクタ回路を使用；図３）に比べ、遅延も少なくなっている。また、クロックを分周して内部モジュールに供給することで接続されるＣＰＵの高速化に伴い増加する消費電流も抑えている。
【００１０】
次に図７に示すライトイネーブル信号生成回路の動作について説明する。この回路では入力されたライト信号０（１０）およびライト信号１（１１）をフリップフロップ（以下ＦＦ）２３にてシステムクロック８の立下りに同期して取り込み、後段のＦＦ２４でさらにシステムクロック８の立ち上がりに同期し取り込むようにしている。これはＣＰＵからのライト信号１０および１１がシステムクロックの立下りで出力される為、取り込みの際にメタステーブルが発生する可能性があるためである。そしてそれぞれのＦＦから出力された信号は２入力ＯＲ回路２５に入力され、さらにＦＦ２６、インバータ回路２７、ＦＦ２８を介して、このＦＦ２８の出力とＯＲ回路２５の出力、さらに内部モジュール選択信号１９を３入力ＯＲ回路２９に入力してシステムクロック２個分の幅のライトイネーブル２１を作成する。そのタイミング図を図８（ｂ）に示す。この図からシステムクロック８が２分周されてどちらの位相で出力されたとしてもＴ４もしくはＴ５において安定したデータがレジスタに書き込まれることがわかる。
【００１１】
【発明の効果】
以上説明したように本発明に係る半導体集積回路では、高速化に伴い内部回路の構成等により発生する遅延の影響を抑えることができる。
【図面の簡単な説明】
【図１】汎用ＣＰＵを中心としたシステムの一般的な構成を示す図。
【図２】ＰＣカードコントローラの内部ブロック図。
【図３】従来の半導体集積回路（ＡＳＩＣ）内部の構成例を示す図。
【図４】従来の半導体集積回路の問題点を説明する図。
【図５】本実施例の内部モジュールの構成を示す図。
【図６】本実施例の半導体集積回路の内部構成を示す図。
【図７】本実施例のライトイネーブル生成回路の構成図。
【図８】本実施例のライトイネーブル生成回路の動作を説明するタイミングチャート図。
【符号の説明】
１…汎用ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、２…カスタムＡＳＩＣ、３…コントロール信号、４…アドレスバス、５…データバス、６…低速デバイス、７…ＳＤＲＡＭ、８…システムクロック、９…チップセレクト、１０、１１…ライト信号０、１、１２…リード信号、１３…１／２分周器、１４…アドレスデコーダ、１５、１６、１７、１８…内部モジュール、１９…内部モジュール信号、２０…内部動作クロック、２１…ライトイネーブル、２２、２５…２入力ＯＲ回路、２３、２４、２６、２８…フリップフロップ回路、２７…インバータ回路、２９…３入力ＯＲ回路、３０、３１、３２、３３…レジスタ、３４…セレクタ、ｆ_ｃｐｕ、ｆ_ａｓｉｃ…ＣＰＵおよびカスタムＡＳＩＣの動作周波数、Ｔｓ…チップセレクト・アドレスセットアップサイクル、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７…バスサイクル。

Claims

アドレスデータを受けるアドレス端子、クロック信号を受けるクロック端子、データの出力端子、さらに内部に記憶領域を有する複数個の回路モジュールを持つ半導体集積回路であって、
前記クロック端子を介して供給されたクロック信号を分周し、
前記アドレス端子を介して供給されたアドレスデータをデコードし、
デコードされてできた選択信号に基づいて前記複数の回路モジュールの中から前記アドレスデータによって指定された記憶領域を持つ回路モジュールを選択し、前記選択信号および前記アドレスデータに基づいて前記記憶領域に格納されているデータを前記分周クロックに同期して前記出力端子から出力することを特徴とする半導体集積回路。
アドレスデータを受けるアドレス端子、クロック信号を受けるクロック端子、データの入出力端子、さらに内部に記憶領域を有する複数個の回路モジュールを持つ半導体集積回路であって、すべてのビットを０で出力するデータ出力手段を前記回路モジュール内に設け、前記アドレス端子を介して供給されたアドレスデータにより選択されていない回路モジュールは前記データ出力手段の出力データを選択し出力するとともに前記回路モジュールすべての出力の論理和をとって前記出力端子から出力するようにしたことを特徴とする半導体集積回路。
アドレスデータを受けるアドレス端子、クロック信号を受けるクロック端子、データの入出力端子、さらに内部に記憶領域を有する複数個の回路モジュールを持つ半導体集積回路であって、すべてのビットを１で出力するデータ出力手段を前記回路モジュール内に設け、前記アドレス端子を介して供給されたアドレスデータにより選択されていない回路モジュールは前記データ出力手段の出力データを選択し出力するとともに、前記回路モジュールすべての出力の論理積をとって前記出力端子より出力するようにしたことを特徴とする半導体集積回路。
請求項１ないし３に記載の半導体集積回路であって、さらに書き込み許可信号を取り込む端子を設け、前記書き込み許可信号を前記分周クロックに同期して少なくとも１個分遅延させ、かつ前記書き込み許可信号の有効長を前記分周クロックの整数倍の長さに補正することを特徴とする半導体集積回路。