JPS62234293A - Ｒｏｍの消費電力低減方法 - Google Patents
Ｒｏｍの消費電力低減方法Info
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- JPS62234293A JPS62234293A JP61078555A JP7855586A JPS62234293A JP S62234293 A JPS62234293 A JP S62234293A JP 61078555 A JP61078555 A JP 61078555A JP 7855586 A JP7855586 A JP 7855586A JP S62234293 A JPS62234293 A JP S62234293A
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- 230000003247 decreasing effect Effects 0.000 title 1
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Read Only Memory (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＲＯＭ、特に１チツプマイクロコンピユータの
命令を格納するだめのＲＯＭの消費電力を低減するだめ
の方法に関するものである。
命令を格納するだめのＲＯＭの消費電力を低減するだめ
の方法に関するものである。
従来の技術
１チツプマイクロコンピユータに内蔵されているプリチ
ャージ方式のＲＯＭの回路図を第３図に示し、これを参
照して説明する。
ャージ方式のＲＯＭの回路図を第３図に示し、これを参
照して説明する。
ＲＯＭの回路構成は、Ｎビットのアドレス入力線１から
の信号をデコードし、２Ｎ本のアドレス線２から信号を
取り出すアドレスデコーダ３と、アドレス線２からの信
号をエンコードし、Ｍビットのビット線４から出力する
エンコーダ５とから成り立っている。さらに、エンコー
ダ５には、ビット線４に電荷を充電（プリチャージ）す
ることや、電荷を放電（ディスチャージ）することを行
うためのクロックパルス信号を送るプリチャージ信号入
力線６がある。エンコーダ６の回路は、ドレインが電圧
源ｖＤＤ にゲートがプリチャージ信号入力線６にソー
スがビット線４に繋がるｍ個のｐｆヤンネルＭＯＳトラ
ンジスタ７１．了２・・・・・・７ｍと、ゲートがプリ
チャージ信号入力線６に接続され、ソースが接地された
ｍ個のｎチャンネルＭＯＳトランジスタ８１ ・・・・
・８ｍおよびドレインがビット線４にゲートがアドレス
線２にソースがＭＯＳトランジスタ８１・・・・・・８
ｍのドレインに繋がるＸ個のｎチャンネルＭＯ３）ラン
ジスタ９１．９２・・・・・９ｘを備えた構成である。
の信号をデコードし、２Ｎ本のアドレス線２から信号を
取り出すアドレスデコーダ３と、アドレス線２からの信
号をエンコードし、Ｍビットのビット線４から出力する
エンコーダ５とから成り立っている。さらに、エンコー
ダ５には、ビット線４に電荷を充電（プリチャージ）す
ることや、電荷を放電（ディスチャージ）することを行
うためのクロックパルス信号を送るプリチャージ信号入
力線６がある。エンコーダ６の回路は、ドレインが電圧
源ｖＤＤ にゲートがプリチャージ信号入力線６にソー
スがビット線４に繋がるｍ個のｐｆヤンネルＭＯＳトラ
ンジスタ７１．了２・・・・・・７ｍと、ゲートがプリ
チャージ信号入力線６に接続され、ソースが接地された
ｍ個のｎチャンネルＭＯＳトランジスタ８１ ・・・・
・８ｍおよびドレインがビット線４にゲートがアドレス
線２にソースがＭＯＳトランジスタ８１・・・・・・８
ｍのドレインに繋がるＸ個のｎチャンネルＭＯ３）ラン
ジスタ９１．９２・・・・・９ｘを備えた構成である。
次に、ＲＯＭの動作を簡単に説明する。
プリチャージ信号人力線６の論理レベルが低レベル（”
Ｌ″）の状態になると電圧源に繋がるｐチャンネルＭｏ
Ｓトラン・シスタフ１．７２・・・・・・７ｍは導通（
”ＯＮ″）し、グランドに繋がるｎチャンネルＭｏＳト
ランジスタ８１・・・・・・８ｍは非導通（”ＯＦＦ”
）の状態と゛なる。このとき、ビット線４ばすべてプリ
チャージされ論理レベルが”Ｈ”の状態となる。この間
に、アドレスデコーダ３でデコードされた信号によりア
ドレス線２の２Ｎの内１本だけが、”Ｈ”レベルとなり
、残りのアドレス線２は”Ｌ”レベルトナル。
Ｌ″）の状態になると電圧源に繋がるｐチャンネルＭｏ
Ｓトラン・シスタフ１．７２・・・・・・７ｍは導通（
”ＯＮ″）し、グランドに繋がるｎチャンネルＭｏＳト
ランジスタ８１・・・・・・８ｍは非導通（”ＯＦＦ”
）の状態と゛なる。このとき、ビット線４ばすべてプリ
チャージされ論理レベルが”Ｈ”の状態となる。この間
に、アドレスデコーダ３でデコードされた信号によりア
ドレス線２の２Ｎの内１本だけが、”Ｈ”レベルとなり
、残りのアドレス線２は”Ｌ”レベルトナル。
次に、プリチャージ信号入力線８の論理レベルが”Ｌ
”から”Ｈ”の状態に変化すると電圧源に繋がるＭｏ８
）ランジスタフｊ、７２・・・・・・７ｍは”ＯＦＦ″
の状態となり、グランドに繋がるＭＯＳトランジスタ８
１・・・・８．ｍはＯＮ’の状態となる。このとき、ゲ
ートがアドレス線２にドレインがビット線４にソースが
ｎチャンネルＭＯＳトランジスタ８１・・・・・８ｍの
ドレインに繋がっているｎチャンネルＭＯ３Ｉ−ランジ
スタ９１．９２・・・９ｘの内、ゲートがアドレス線２
の”Ｈ”レベルに繋がっているものがあれば、このＭＯ
Ｓトランジスタに繋がっているビット線に蓄えられた電
荷が放電され、論理レベルは”Ｌ”の状態となる。
”から”Ｈ”の状態に変化すると電圧源に繋がるＭｏ８
）ランジスタフｊ、７２・・・・・・７ｍは”ＯＦＦ″
の状態となり、グランドに繋がるＭＯＳトランジスタ８
１・・・・８．ｍはＯＮ’の状態となる。このとき、ゲ
ートがアドレス線２にドレインがビット線４にソースが
ｎチャンネルＭＯＳトランジスタ８１・・・・・８ｍの
ドレインに繋がっているｎチャンネルＭＯ３Ｉ−ランジ
スタ９１．９２・・・９ｘの内、ゲートがアドレス線２
の”Ｈ”レベルに繋がっているものがあれば、このＭＯ
Ｓトランジスタに繋がっているビット線に蓄えられた電
荷が放電され、論理レベルは”Ｌ”の状態となる。
それ以外のピント線４はプリチャージされた電荷を放電
する回路がないため論理レベルはＨ”の状態のま捷であ
る。以上の動作が１マシンサイクル内の動作として繰り
返され、１マシンサイクルごとにＲＯＭの読み出しがお
こなわれる。
する回路がないため論理レベルはＨ”の状態のま捷であ
る。以上の動作が１マシンサイクル内の動作として繰り
返され、１マシンサイクルごとにＲＯＭの読み出しがお
こなわれる。
発明が解決しようとする問題点
１チツプマイクロコンピユータの命令を格納するプリチ
ャージ方式のＲＯＭは、読み出しを必要とするかしない
かに係わらす１マシンサイクル毎にビット線でプリチャ
ージとディスチャージの動作が繰り返されていた。この
ため、ＲＯＭのデータを読み出す必要がないときにもＲ
ＯＭ内に電流が流れ、消費電力が大きくなる不都合があ
った。
ャージ方式のＲＯＭは、読み出しを必要とするかしない
かに係わらす１マシンサイクル毎にビット線でプリチャ
ージとディスチャージの動作が繰り返されていた。この
ため、ＲＯＭのデータを読み出す必要がないときにもＲ
ＯＭ内に電流が流れ、消費電力が大きくなる不都合があ
った。
本発明は、ＲＯＭの読み出しを必要としないマシンサイ
クルにはＲＯＭの読み出し動作を停止させ、消費電力の
低減化を図ることを目的とするものである。
クルにはＲＯＭの読み出し動作を停止させ、消費電力の
低減化を図ることを目的とするものである。
問題点を解決するだめの手段
本発明の消費電力低減方法は、ＲＯＭから読み出された
命令を解読する命令デコーダから制御信号を出し、同制
御信号とクロックパルス信号とを論理和回路へ入力し、
同論理和回路の出力を前記ＲＯＭのプリチャージ信号入
力線に入力し、ＲＯＭのデータの読み出しを必要としな
いマシンサイクルにＲＯＭの読み出し動作を停止させる
ものである。
命令を解読する命令デコーダから制御信号を出し、同制
御信号とクロックパルス信号とを論理和回路へ入力し、
同論理和回路の出力を前記ＲＯＭのプリチャージ信号入
力線に入力し、ＲＯＭのデータの読み出しを必要としな
いマシンサイクルにＲＯＭの読み出し動作を停止させる
ものである。
作 用
この方法によれば、ＲＯＭの読み出しを必要としないマ
シンサイクルでは、制御信号によりビット線での電荷の
放電が阻止され、電流が流れなくなり、低消費電力が実
現される。
シンサイクルでは、制御信号によりビット線での電荷の
放電が阻止され、電流が流れなくなり、低消費電力が実
現される。
実施例
本発明のＲＯＭの消費電力低減方法の実施例を第１図の
ブロック図と第２図のタイミングチャート図を参照して
説明する。
ブロック図と第２図のタイミングチャート図を参照して
説明する。
ＲＯＭ１ｏからのデータ出力信号１１は命令レジスタ１
２を通って命令デコーダ１３に入る。命令デコーダ１３
は、マイクロコンピュータの各部に送られる制御信号１
４を出力するとともに、ＲＯＭからのデータの読み出し
を必要としないマシンサイクルにＲＯＭの動作を停止さ
せるだめの制御信号もＲＯＭ制御信号線１６に出力する
。このＲＯＭの制御信号とクロックパルス線１６に入力
されたクロックパルス信号とを論理和回路１了に入力し
、この論理和回路の出力信号をインバータ１８を通して
位相反転させ、ＲＯＭのプリチャージ信号としてＲＯＭ
のプリチャージ信号人力線６に入力する。
２を通って命令デコーダ１３に入る。命令デコーダ１３
は、マイクロコンピュータの各部に送られる制御信号１
４を出力するとともに、ＲＯＭからのデータの読み出し
を必要としないマシンサイクルにＲＯＭの動作を停止さ
せるだめの制御信号もＲＯＭ制御信号線１６に出力する
。このＲＯＭの制御信号とクロックパルス線１６に入力
されたクロックパルス信号とを論理和回路１了に入力し
、この論理和回路の出力信号をインバータ１８を通して
位相反転させ、ＲＯＭのプリチャージ信号としてＲＯＭ
のプリチャージ信号人力線６に入力する。
次に、上記のブロック図の動作原理をタイミングチャー
ト図で示す。
ト図で示す。
第２図中、ａは時刻、ｂはクロックパルス信号波形、Ｃ
ばＲＯＭ制御信号波形、ｄはプリチャージ信号波形、ｅ
はＲＯＭのデータ出力波形である。
ばＲＯＭ制御信号波形、ｄはプリチャージ信号波形、ｅ
はＲＯＭのデータ出力波形である。
クロックパルス信号は時刻上〇から１１．１２からｔ３
およびｔ４からｔ５ の間で論理レベルが“Ｈ”となり
、時刻ｔ１からｔ２．ｔ３からｔ４およびｔ５からｔ６
の間で論理レベルが′Ｌ′となる。
およびｔ４からｔ５ の間で論理レベルが“Ｈ”となり
、時刻ｔ１からｔ２．ｔ３からｔ４およびｔ５からｔ６
の間で論理レベルが′Ｌ′となる。
このクロックパルス信号の１サイクノペすなわち時刻ｔ
。からｔ２（Ｍｌ）、ｔ２からｔ４（Ｍ２）およびｔ
からｔ６（Ｍ３）がマシンサイクルである。
。からｔ２（Ｍｌ）、ｔ２からｔ４（Ｍ２）およびｔ
からｔ６（Ｍ３）がマシンサイクルである。
このマシンサイクルの内、ＭｌとＭ３でＲＯＭのデータ
の読み出しを行い命令レジスタに命令を取り込み、一方
、Ｍ２ではＲＯＭのデータの読み出しを行わないものと
する。命令デコーダ１３から出すＲＯＭ制御信号の論理
レベルは、第２図Ｃから明らかなようにマシンサイクル
Ｍ、とＭ３で“Ｌ′に、マシンサイクルＭ２でＨ”とな
る。
の読み出しを行い命令レジスタに命令を取り込み、一方
、Ｍ２ではＲＯＭのデータの読み出しを行わないものと
する。命令デコーダ１３から出すＲＯＭ制御信号の論理
レベルは、第２図Ｃから明らかなようにマシンサイクル
Ｍ、とＭ３で“Ｌ′に、マシンサイクルＭ２でＨ”とな
る。
このＲＯＭ制御信号とクロックパルス信号とを論理和回
路１７に入力し、論理和回路１７の出力信号をインバー
タ１８で位相反転してプリチャージ信号を得る。このプ
リチャージ信号は、ＲＯＭのデータの読み出しが行われ
るマシンサイクルＭ１とＭ３ではそれぞれクロックパル
ス信号が”Ｌ”レベルの間は論理レベルがＨ″となるが
、ＲＯＭのデータの読み出しが行われないマシンサイク
ルＭ２ではクロックパルス信号がＬ”レベルの間であっ
ても論理レベルが”Ｌ″となるっこのプリチャージ信号
が第３図のプリチャージ信号入力線６に入力されると、
時刻ｔ０からｔｌの間、ｔ とｔ３の間およびｔ４とｔ
６の間ではビット線４はすべてプリチャージされデータ
出力の論理レベルは”Ｈ”の状態になる。
路１７に入力し、論理和回路１７の出力信号をインバー
タ１８で位相反転してプリチャージ信号を得る。このプ
リチャージ信号は、ＲＯＭのデータの読み出しが行われ
るマシンサイクルＭ１とＭ３ではそれぞれクロックパル
ス信号が”Ｌ”レベルの間は論理レベルがＨ″となるが
、ＲＯＭのデータの読み出しが行われないマシンサイク
ルＭ２ではクロックパルス信号がＬ”レベルの間であっ
ても論理レベルが”Ｌ″となるっこのプリチャージ信号
が第３図のプリチャージ信号入力線６に入力されると、
時刻ｔ０からｔｌの間、ｔ とｔ３の間およびｔ４とｔ
６の間ではビット線４はすべてプリチャージされデータ
出力の論理レベルは”Ｈ”の状態になる。
次に、時刻ｔ からｔ２の間およびｔ６からｔ６の間で
は、グランドに繋がるＭＯＳトランジスタ８１・・・・
・・８ｍが導通し、ビット線とこのＭＯＳトランジスタ
８１・・・・・８ｍのドレインの間にＭＯＳトランジス
タがあり、かつ、このトランジスタのゲートに繋がるア
ドレス線が“Ｈ”レベルのとき、このビット線に蓄えら
れた電荷が放電され、ビット線の論理レベルがＬ”とな
る。それ以外のビット線では電荷が放電されず”Ｈ”レ
ベルのままである。このようにしてデータ出力にはＲＯ
Ｍの内容が読み出される。
は、グランドに繋がるＭＯＳトランジスタ８１・・・・
・・８ｍが導通し、ビット線とこのＭＯＳトランジスタ
８１・・・・・８ｍのドレインの間にＭＯＳトランジス
タがあり、かつ、このトランジスタのゲートに繋がるア
ドレス線が“Ｈ”レベルのとき、このビット線に蓄えら
れた電荷が放電され、ビット線の論理レベルがＬ”とな
る。それ以外のビット線では電荷が放電されず”Ｈ”レ
ベルのままである。このようにしてデータ出力にはＲＯ
Ｍの内容が読み出される。
一方、時刻ｔ からｔ４の間では、プリチャージ信号が
Ｌ”レベルであるため、すべてのビット線で電荷の放電
がおこらず”Ｈ”レベルを維持したままである。
Ｌ”レベルであるため、すべてのビット線で電荷の放電
がおこらず”Ｈ”レベルを維持したままである。
このように、マシンサイクルＭ１ とＭ３とではＲＯＭ
のデータの呼び出しがおこなわれるが、マシンサイクル
Ｍ２ではＲＯＭのデータの呼び出しがおこなわれない。
のデータの呼び出しがおこなわれるが、マシンサイクル
Ｍ２ではＲＯＭのデータの呼び出しがおこなわれない。
ＲＯＭのデータの呼び出しが停止しているときには、ど
のビット線も電荷の放電はおこらず、電流が流れない状
態となる。
のビット線も電荷の放電はおこらず、電流が流れない状
態となる。
なお、第２図ｅのデータ出力波形で斜線を引いである部
分はビット線がＬ”レベルか”Ｈ゛レベルのいずれかに
なることを示している。
分はビット線がＬ”レベルか”Ｈ゛レベルのいずれかに
なることを示している。
発明の効果
本発明のＲＯＭの消費電力低減方法によれば、ＲＯＭの
データを呼び出す必要のないマシンサイクルに命令レコ
ーダからＲＯＭ制御信号を出し、このマシンサイクルの
間ビット線の電荷の放ｔｔ−停止させるため、消費電力
を低減させる効果が奏される。
データを呼び出す必要のないマシンサイクルに命令レコ
ーダからＲＯＭ制御信号を出し、このマシンサイクルの
間ビット線の電荷の放ｔｔ−停止させるため、消費電力
を低減させる効果が奏される。
第１図は本発明のＲＯＭの消費電力低減方法を示すブロ
ック図、第２図はブロック図の動作を説明するだめのタ
イミングチャート図、第３図はＲＯＭの回路図である。 １ アドレス入力線、２・・・・・アドレス線、３・
・・アドレスデコーダ、４・・・・・・ビット線、６・
・・・エンコーダ、６・・・・・プリチャージ信号入力
線、７１．７２・・・７ｍ・・・・・・ｐチャンネルＭ
ＯＳ）ランジスタ、８１ ・・・・８ｍ、９１．９２・
・・・・９ｘ・・・・・・ｎチャンネルＭＯＳ）ランジ
スタ、１０・ ・・ＲＯＭ、１１ ・・・・データ出力
信号、１２・・・・命令レジスタ、１３ ・・・・命令
デコーダ、１４ ・・マイクロコンピュータの各部に送
られる制御信号、１５・・ ＲＯＭ制御信号線、１６・
・・クロックパルス線、１７・・・・論理和回路、１８
・・・・・インバータ。 代卯人の氏名 弁理士 中 尾 敏 男 ほか１名６−
７’ソ＋ヤージイを号入カ求曵 イＩ−Ｆ−タ出、カイ言う′ １６−−−７０ゾクノ＼゛ノＢ奪笈 ｆ７−−−吉ｉ＆ｚ甲ネロ回格 ｆ８−−一号ンへ”−ｑ 第２図 ３−−一 ・・ しコータ゛ 今−一一じ゛ット緑 ５−−−１ンコーダ
ック図、第２図はブロック図の動作を説明するだめのタ
イミングチャート図、第３図はＲＯＭの回路図である。 １ アドレス入力線、２・・・・・アドレス線、３・
・・アドレスデコーダ、４・・・・・・ビット線、６・
・・・エンコーダ、６・・・・・プリチャージ信号入力
線、７１．７２・・・７ｍ・・・・・・ｐチャンネルＭ
ＯＳ）ランジスタ、８１ ・・・・８ｍ、９１．９２・
・・・・９ｘ・・・・・・ｎチャンネルＭＯＳ）ランジ
スタ、１０・ ・・ＲＯＭ、１１ ・・・・データ出力
信号、１２・・・・命令レジスタ、１３ ・・・・命令
デコーダ、１４ ・・マイクロコンピュータの各部に送
られる制御信号、１５・・ ＲＯＭ制御信号線、１６・
・・クロックパルス線、１７・・・・論理和回路、１８
・・・・・インバータ。 代卯人の氏名 弁理士 中 尾 敏 男 ほか１名６−
７’ソ＋ヤージイを号入カ求曵 イＩ−Ｆ−タ出、カイ言う′ １６−−−７０ゾクノ＼゛ノＢ奪笈 ｆ７−−−吉ｉ＆ｚ甲ネロ回格 ｆ８−−一号ンへ”−ｑ 第２図 ３−−一 ・・ しコータ゛ 今−一一じ゛ット緑 ５−−−１ンコーダ
Claims (1)
- ＲＯＭから読み出された命令を解読する命令デコーダか
ら制御信号を出し、同制御信号とクロックパルス信号と
を論理和回路へ入力し、同論理和回路の出力を前記ＲＯ
Ｍのプリチャージ信号入力線に入力し、ＲＯＭのデータ
の読み出しを必要としないマシンサイクルにＲＯＭの読
み出し動作を停止させることを特徴とするＲＯＭの消費
電力低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7855586A JPH0687358B2 (ja) | 1986-04-04 | 1986-04-04 | Ｒｏｍの消費電力低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7855586A JPH0687358B2 (ja) | 1986-04-04 | 1986-04-04 | Ｒｏｍの消費電力低減方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62234293A true JPS62234293A (ja) | 1987-10-14 |
| JPH0687358B2 JPH0687358B2 (ja) | 1994-11-02 |
Family
ID=13665159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7855586A Expired - Lifetime JPH0687358B2 (ja) | 1986-04-04 | 1986-04-04 | Ｒｏｍの消費電力低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687358B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02272615A (ja) * | 1989-04-14 | 1990-11-07 | Toshiba Corp | デジタル電子制御装置 |
| US7836289B2 (en) | 2007-08-24 | 2010-11-16 | Panasonic Corporation | Branch predictor for setting predicate flag to skip predicated branch instruction execution in last iteration of loop processing |
-
1986
- 1986-04-04 JP JP7855586A patent/JPH0687358B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02272615A (ja) * | 1989-04-14 | 1990-11-07 | Toshiba Corp | デジタル電子制御装置 |
| US7836289B2 (en) | 2007-08-24 | 2010-11-16 | Panasonic Corporation | Branch predictor for setting predicate flag to skip predicated branch instruction execution in last iteration of loop processing |
| US8015391B2 (en) | 2007-08-24 | 2011-09-06 | Panasonic Corporation | Simultaneous multiple thread processor increasing number of instructions issued for thread detected to be processing loop |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0687358B2 (ja) | 1994-11-02 |
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