JPS59208944A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59208944A JPS59208944A JP58082625A JP8262583A JPS59208944A JP S59208944 A JPS59208944 A JP S59208944A JP 58082625 A JP58082625 A JP 58082625A JP 8262583 A JP8262583 A JP 8262583A JP S59208944 A JPS59208944 A JP S59208944A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、ＰＬＡ （プログラマブル・ロジック・アレイ）を
含む半導体集積回路装置に有効な技術に関するものであ
る。
ば、ＰＬＡ （プログラマブル・ロジック・アレイ）を
含む半導体集積回路装置に有効な技術に関するものであ
る。
ＰＬＡ回路は、■エレクトロニクスダイジェスト社、１
９７７年発行１７１ｒＭＯ３／ＬＳ Ｉ設計と応用Ｊの
Ｐ、２０３〜Ｐ、２２９に記載されており、公知である
。このＰＬＡ回路によって所望の制御論理回路を構成す
る場合、その機能の向上に伴い入力線数及び信号線数が
増大する。これに従って消費電流も増大するものとなる
。特に、ＡＮＤ（アンド）アレイとＯＲ（オア）アレイ
とを縦型ＲＯＭ （リード・オンリー・メモリ）で構成
する場合には、直列形態とされるメモリＭＯ３ＦＥＴの
数が多くなって、動作速度が遅くなるという問題が生じ
る。
９７７年発行１７１ｒＭＯ３／ＬＳ Ｉ設計と応用Ｊの
Ｐ、２０３〜Ｐ、２２９に記載されており、公知である
。このＰＬＡ回路によって所望の制御論理回路を構成す
る場合、その機能の向上に伴い入力線数及び信号線数が
増大する。これに従って消費電流も増大するものとなる
。特に、ＡＮＤ（アンド）アレイとＯＲ（オア）アレイ
とを縦型ＲＯＭ （リード・オンリー・メモリ）で構成
する場合には、直列形態とされるメモリＭＯ３ＦＥＴの
数が多くなって、動作速度が遅くなるという問題が生じ
る。
この発明の目的は、高速動作化を図ったＰＬＡ回路を含
む半導体集積回路装置を提供することにある。
む半導体集積回路装置を提供することにある。
この発明の他の目的は、低消費電力化を図ったＰＬＡ回
路を含む半導体集積回路装置を提供することにある。
路を含む半導体集積回路装置を提供することにある。
この発明の更に伯の目的は、機能の向上と回路の簡素化
を達成できるＰＬＡ回路を含む半導体集積回路装置を提
供することにある。
を達成できるＰＬＡ回路を含む半導体集積回路装置を提
供することにある。
・この発明の前記ならびにその他の目的と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。
、この明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ＡＮＤアレイの出力線の配列を特定の非反転
入力信号と反転入力信号とにより分割し、この分割され
た出力線をその入力線とすることによってＯＲアレイも
同様に分割し、その対応する出力線をワイヤード論理構
成して出力することによって、高速化、低消費電力化及
び回路の簡素化を達成するものである。
入力信号と反転入力信号とにより分割し、この分割され
た出力線をその入力線とすることによってＯＲアレイも
同様に分割し、その対応する出力線をワイヤード論理構
成して出力することによって、高速化、低消費電力化及
び回路の簡素化を達成するものである。
第１図には、この発明をマイクロコンピュータのような
情報処理装置に適用した場合の要部一実施例のブロック
図が示されてし）る。
情報処理装置に適用した場合の要部一実施例のブロック
図が示されてし）る。
命令レジスタ１には、一連のプログラム語力（次々に入
力されるものである。この命令レジスタ１に入力されて
プログラム語は、次のように解読され、所望の情報処理
が行われる。
力されるものである。この命令レジスタ１に入力されて
プログラム語は、次のように解読され、所望の情報処理
が行われる。
上記命令レジスター１のプログラム語しま、ゲート２を
介してレジスタ３に入力される。デコーディングトリー
４には、図示しなし）ノ々Ｊレス発生回路で
□形成された一連の制御パルスφが供給される。上記
レジスタ３の命令語に従って上記各／々ｌレスＧよ、デ
コーディングトリー４の１つの出力線を通り、制御マト
リックス（インストラクションデコータ゛）５に入力さ
れる。この制御マトリ・ノクス５番よ、選択制御マトリ
ックス５ａと順序制御マド１ノ・ノクス５ｂとにより構
成される。上記選択制御マトリックス５ａは、その出力
によりマイクロ命令に対応した演算ユニット、コントロ
ールレジスタ等力）らなる静的制御フィールド６におけ
る種々のゲートを操作する。また、順序制御マトリ・ン
クス５ｂは、レジスタ７に次の実行すべきマイクロ命令
のアドレスを出力する。そして、このアドレス信号は、
上記レジスタ３に入力される。レジスタ３は、条件分岐
を示す信号が有ればこれを参照して、次に実行するマイ
クロ命令を形成する。上記同様な動作の繰り返しにより
上記命令レジスタ１０１つのプログラム語に対する工な
いし数ステップからなるマイクロ命令の実行が終了する
と、ゲート２が開き次のプログラム語が取り込まれて、
一連の情報処理プログラムの実行がなされる。
介してレジスタ３に入力される。デコーディングトリー
４には、図示しなし）ノ々Ｊレス発生回路で
□形成された一連の制御パルスφが供給される。上記
レジスタ３の命令語に従って上記各／々ｌレスＧよ、デ
コーディングトリー４の１つの出力線を通り、制御マト
リックス（インストラクションデコータ゛）５に入力さ
れる。この制御マトリ・ノクス５番よ、選択制御マトリ
ックス５ａと順序制御マド１ノ・ノクス５ｂとにより構
成される。上記選択制御マトリックス５ａは、その出力
によりマイクロ命令に対応した演算ユニット、コントロ
ールレジスタ等力）らなる静的制御フィールド６におけ
る種々のゲートを操作する。また、順序制御マトリ・ン
クス５ｂは、レジスタ７に次の実行すべきマイクロ命令
のアドレスを出力する。そして、このアドレス信号は、
上記レジスタ３に入力される。レジスタ３は、条件分岐
を示す信号が有ればこれを参照して、次に実行するマイ
クロ命令を形成する。上記同様な動作の繰り返しにより
上記命令レジスタ１０１つのプログラム語に対する工な
いし数ステップからなるマイクロ命令の実行が終了する
と、ゲート２が開き次のプログラム語が取り込まれて、
一連の情報処理プログラムの実行がなされる。
上記デコーディングトリ−４と制御マトリ・ノクス５
ａ （５ｂについても同様である。）トカ次のようなＰ
Ｌ Ａ回路によって構成される。
ａ （５ｂについても同様である。）トカ次のようなＰ
Ｌ Ａ回路によって構成される。
第２図には、その一実施例を示す回路構成図が示されて
いる。
いる。
特に制限されないが、この実施例ではＣＭＯＳ（相補型
ＭＯ３）回路によって構成された縦型ＲＯＭによって構
成される。同図において、ＡＮＤアレイ （４）は〜上
記デコーディングトリーを構成する。このＡＮＤアレイ
は、接地電位ＱＶ側に設けられたｐチャンネルＭＯ３Ｆ
ＥＴで構成されたプリチャージＭＯ３ＦＥＴＱＩと負の
電源電圧−ＶＤＤ側に設けられたｎチャンネルＭＯ３Ｆ
ＥＴで構成されたディスチャージＭＯ３ＦＥＴＱ２との
間にｎチャンネルＭＯＳ Ｆ ＥＴによゲＣ構成され、
記憶情報に応じてエンハンスメント型ＭＯ３ＦＥＴかデ
ィプレッション型ＭＯＳ Ｆ ＥＴかにされた記憶用Ｍ
Ｏ３ＦＥＴが直列に接続される。
ＭＯ３）回路によって構成された縦型ＲＯＭによって構
成される。同図において、ＡＮＤアレイ （４）は〜上
記デコーディングトリーを構成する。このＡＮＤアレイ
は、接地電位ＱＶ側に設けられたｐチャンネルＭＯ３Ｆ
ＥＴで構成されたプリチャージＭＯ３ＦＥＴＱＩと負の
電源電圧−ＶＤＤ側に設けられたｎチャンネルＭＯ３Ｆ
ＥＴで構成されたディスチャージＭＯ３ＦＥＴＱ２との
間にｎチャンネルＭＯＳ Ｆ ＥＴによゲＣ構成され、
記憶情報に応じてエンハンスメント型ＭＯ３ＦＥＴかデ
ィプレッション型ＭＯＳ Ｆ ＥＴかにされた記憶用Ｍ
Ｏ３ＦＥＴが直列に接続される。
同図においては、上記ＭＯ５ＦＥＴＱ１．Ｑ２が代表と
して示され、他のＭＯＳＦＥＴはＯ印によって表してい
る。なお、上記記憶用ＭＯ３ＦＥＴのうち、エンハンス
メント型ＭＯ３ＦＥＴのみがＯ印によって示されている
。このことは、後述する左右に分割されたＯＲアレイ
（５ａ）においても同様である。また、７ｐ１は、上記
プリチャージＭＯ３ＦＥＴ及びディスチャージＭＯ３Ｆ
ＥＴの動作を制御するための制御信号である。
して示され、他のＭＯＳＦＥＴはＯ印によって表してい
る。なお、上記記憶用ＭＯ３ＦＥＴのうち、エンハンス
メント型ＭＯ３ＦＥＴのみがＯ印によって示されている
。このことは、後述する左右に分割されたＯＲアレイ
（５ａ）においても同様である。また、７ｐ１は、上記
プリチャージＭＯ３ＦＥＴ及びディスチャージＭＯ３Ｆ
ＥＴの動作を制御するための制御信号である。
上記ＡＮＤアレイにおいて、特定の非反転入力信号と反
転入力信号からなる相補入力信号のうち、例えば入力信
号ｘＯ，ｘＯを用いて、その出力線の配列が左右に分割
される。すなわち、上記非反転入力信号ｘＯを受けるエ
ンハンスメント型ＭＯ３ＦＥＴを右側の直列Ｍ ＯＳ
Ｆ Ｅ ”ｒ ニ必ず設け、一方上記反転入力信号＼０
を受りるエンハンスメント型ＭＯ３ＦＥＴを左側の直列
ＭＯ３ＦＥＴに必ず設けるようにするものである。
転入力信号からなる相補入力信号のうち、例えば入力信
号ｘＯ，ｘＯを用いて、その出力線の配列が左右に分割
される。すなわち、上記非反転入力信号ｘＯを受けるエ
ンハンスメント型ＭＯ３ＦＥＴを右側の直列Ｍ ＯＳ
Ｆ Ｅ ”ｒ ニ必ず設け、一方上記反転入力信号＼０
を受りるエンハンスメント型ＭＯ３ＦＥＴを左側の直列
ＭＯ３ＦＥＴに必ず設けるようにするものである。
これにより、ＡＮＤアレイにおける出力線は、左右の２
群に分割される。このＡＮＤアレイでは上記入力信号ｘ
Ｑ、ｘＱ〜ｘｎ、ｘｎの組合せによって、上述のように
１つの出力線を選ぶという動作を行うものである。した
がって、上記非反転入力信号ｘＯがハイレベルなら、右
側の出力線群のうち１つが選択され、上記反転入力信号
１０がハイレベルなら左側の出力線群のうち１つが選択
されることになる。
群に分割される。このＡＮＤアレイでは上記入力信号ｘ
Ｑ、ｘＱ〜ｘｎ、ｘｎの組合せによって、上述のように
１つの出力線を選ぶという動作を行うものである。した
がって、上記非反転入力信号ｘＯがハイレベルなら、右
側の出力線群のうち１つが選択され、上記反転入力信号
１０がハイレベルなら左側の出力線群のうち１つが選択
されることになる。
このように分割された出力線を入力線とするＯＲアレイ
は、右（Ｒ）、左（Ｌ）のように分割されて構成される
。この実施例では、特に制限されないが、上記のように
ＡＮＤアレイの出力線を分割することによって、いずれ
か一方のみからしか選択信号が得られないことに着目し
て、上記特定の入力信号ｘＱ、ｘＱがそのプリチャージ
動作を禁止するために用いられる。すなわち、ＯＲアレ
イの出力線と○印で示したプリチャージＭＯ８ＦＥＴＱ
３等との間に同様に○印で示したエンハンスメント型Ｍ
Ｏ３ＦＥＴＱ５等を設けるものである。このＭＯ３ＦＥ
ＴＱ５等をｐチャンネルＭＯ３Ｆ Ｅ ’ｒで構成した
場合には、右側のＭＯＳＦＥＴには反転入力信号マＯが
印加され、左側のＭＯＳＦＥＴには非反転入力信号ｘＯ
が印加される。
は、右（Ｒ）、左（Ｌ）のように分割されて構成される
。この実施例では、特に制限されないが、上記のように
ＡＮＤアレイの出力線を分割することによって、いずれ
か一方のみからしか選択信号が得られないことに着目し
て、上記特定の入力信号ｘＱ、ｘＱがそのプリチャージ
動作を禁止するために用いられる。すなわち、ＯＲアレ
イの出力線と○印で示したプリチャージＭＯ８ＦＥＴＱ
３等との間に同様に○印で示したエンハンスメント型Ｍ
Ｏ３ＦＥＴＱ５等を設けるものである。このＭＯ３ＦＥ
ＴＱ５等をｐチャンネルＭＯ３Ｆ Ｅ ’ｒで構成した
場合には、右側のＭＯＳＦＥＴには反転入力信号マＯが
印加され、左側のＭＯＳＦＥＴには非反転入力信号ｘＯ
が印加される。
これによって、上記非反転入力信号ｘＯをハイレベルと
して、右側の出力線を選ぶとともに左側のＯＲアレイ
（ＬンのＭＯＳＦＥＴをオフ状態としてその無意味なプ
リチャージ動作を禁止するものである。なお、右側のＯ
Ｒアレイ （Ｒ）のＭＯ３ＦＥＴＱ５等は反転入力信号
１００ロウレベルによってオン状態となっているから、
プリチャージＭＯ３ＦＥＴＱ３等とともに、そのプリチ
ャージを行うことができる。φｐ２は、上記プリチャー
ジＭＯ３ＦＥＴＱ３等と、これに対応したディスチャー
ジＭＯＳ Ｆ ＥＴＱ ４等の動作を制御するための制
御信号である。
して、右側の出力線を選ぶとともに左側のＯＲアレイ
（ＬンのＭＯＳＦＥＴをオフ状態としてその無意味なプ
リチャージ動作を禁止するものである。なお、右側のＯ
Ｒアレイ （Ｒ）のＭＯ３ＦＥＴＱ５等は反転入力信号
１００ロウレベルによってオン状態となっているから、
プリチャージＭＯ３ＦＥＴＱ３等とともに、そのプリチ
ャージを行うことができる。φｐ２は、上記プリチャー
ジＭＯ３ＦＥＴＱ３等と、これに対応したディスチャー
ジＭＯＳ Ｆ ＥＴＱ ４等の動作を制御するための制
御信号である。
上記非選択のＯＲアレイにおいては、直列ＭＯ３ＦＥＴ
からなる記憶用ＭＯ３ＦＥＴのいずれかが必ずオフ状態
であり、上記ＭＯ３ＦＥＴのオフ状態によりその出力は
、ハイインピーダンス状態となることより、上記左右の
ＯＲアレイ （Ｒ，Ｌ）の対応する出力線は、それぞれ
直接接続されることによってワイヤード論理構成とされ
る。
からなる記憶用ＭＯ３ＦＥＴのいずれかが必ずオフ状態
であり、上記ＭＯ３ＦＥＴのオフ状態によりその出力は
、ハイインピーダンス状態となることより、上記左右の
ＯＲアレイ （Ｒ，Ｌ）の対応する出力線は、それぞれ
直接接続されることによってワイヤード論理構成とされ
る。
なお、上記縦型ＲＯＭの動作は、ディブレ′ンション型
ＭＯＳ Ｆ ＥＴはその入力信号に無関係にオン状態で
あるので、全エンハンスメント型ＭＯ３ＦＥＴの入力信
号がハイレベルなら全ＭＯ３ＦＥＴがオン状態となって
、ディスチャージ動作が行われるものである。
ＭＯＳ Ｆ ＥＴはその入力信号に無関係にオン状態で
あるので、全エンハンスメント型ＭＯ３ＦＥＴの入力信
号がハイレベルなら全ＭＯ３ＦＥＴがオン状態となって
、ディスチャージ動作が行われるものである。
次に、このＰＬＡ回路の動作を簡単に説明する。
ＡＮＤアレイ４及びＯＲアレイ５ａにおけるプリチャー
ジＭＯ３ＦＥＴをオン状態にするような制御信号φＰ１
＋ φｐ２が供給されるとともに入力信号ｘＯ〜ｘｎ
及びマ０〜ｘｎが供給される。これにより、ＡＮＤアレ
イのプリチャージ動作が行われるとともに、入力信号ｘ
Ｑ、ｘＱによって選択された左右いずれかのＯＲアレイ
５ａのプリチャージが行われる。
ジＭＯ３ＦＥＴをオン状態にするような制御信号φＰ１
＋ φｐ２が供給されるとともに入力信号ｘＯ〜ｘｎ
及びマ０〜ｘｎが供給される。これにより、ＡＮＤアレ
イのプリチャージ動作が行われるとともに、入力信号ｘ
Ｑ、ｘＱによって選択された左右いずれかのＯＲアレイ
５ａのプリチャージが行われる。
次に制御信号φｐ１は、ＡＮＤアレイ４におけるディス
チャージＭＯＳ Ｆ ＥＴをオン状態にするようにその
電位が変化される。これによりＡＮＤアレイ４から入力
信号ｘＯ〜ｘｎ、ｘｏ〜ｘｎに対応した出力信号がＯＲ
アレイ５ａに出力される。
チャージＭＯＳ Ｆ ＥＴをオン状態にするようにその
電位が変化される。これによりＡＮＤアレイ４から入力
信号ｘＯ〜ｘｎ、ｘｏ〜ｘｎに対応した出力信号がＯＲ
アレイ５ａに出力される。
上記制御信号７ｐ２は、ＯＲアレイ５ａにおけるディス
チャージＭＯ５ＦＥＴをオン状態にするようにその電位
が変化される。これにより入力信号ｘＯ及びマ０によっ
て選択された右又は左のＯＲアレイ５ａからＡＮＤアレ
イ４の出力信号に対応した出力信号が出力される。
チャージＭＯ５ＦＥＴをオン状態にするようにその電位
が変化される。これにより入力信号ｘＯ及びマ０によっ
て選択された右又は左のＯＲアレイ５ａからＡＮＤアレ
イ４の出力信号に対応した出力信号が出力される。
入力信号ｘｏ、ｘｏによって選択されなかった（プリチ
ャージされなかった）左又は右のＯＲアレイ５ａの出力
はハイインピーダンス状態になっているため、ワイヤー
ド論理の出力は、上記選択された（プリチャージされた
）右又は左のＯＲアレイ５ａの出力に対応した出力とな
る。
ャージされなかった）左又は右のＯＲアレイ５ａの出力
はハイインピーダンス状態になっているため、ワイヤー
ド論理の出力は、上記選択された（プリチャージされた
）右又は左のＯＲアレイ５ａの出力に対応した出力とな
る。
この実施例では、ＡＮＤアレイもＯＲアレイも同じ縦型
ＲＯＭを用いるものであるが、その論理構成を異ならせ
ることによって、言い換えれば、ハイレベルを論理“１
”とする正論理と、ハイレベルを論理“０”とする負論
理との組合せにより、実質的に上記ＡＮＤ？レイとＯＲ
アレイとを構成することができるものである。
ＲＯＭを用いるものであるが、その論理構成を異ならせ
ることによって、言い換えれば、ハイレベルを論理“１
”とする正論理と、ハイレベルを論理“０”とする負論
理との組合せにより、実質的に上記ＡＮＤ？レイとＯＲ
アレイとを構成することができるものである。
＋１１ Ａ Ｎ Ｄプレイの特定の入力信号を用いて、
その出力線を２群に分割して、これに対応してＯＲアレ
イを設けることによって、ＯＲアレイも２分割される。
その出力線を２群に分割して、これに対応してＯＲアレ
イを設けることによって、ＯＲアレイも２分割される。
したがって、各ＯＲアレイの入力線数、言い換えれば直
列されるＭＯＳＦＥＴの数を半減できるからそのディス
チャージに要する時間が短縮できることによって高速読
み出しを行うことができるという効果が得られる。
列されるＭＯＳＦＥＴの数を半減できるからそのディス
チャージに要する時間が短縮できることによって高速読
み出しを行うことができるという効果が得られる。
（２）上記分割されたＯＲアレイの内、一方のみを動作
状態、言い換えれば、非選択のＯＲアレイのプリチャー
ジ動作を禁止とすることによって、無意味な電流消費を
行わないから、低消費電力化を図ることができるという
効果が得られる。
状態、言い換えれば、非選択のＯＲアレイのプリチャー
ジ動作を禁止とすることによって、無意味な電流消費を
行わないから、低消費電力化を図ることができるという
効果が得られる。
（３）上記（２）のように、非選択のＯＲアレイのプリ
チャージ動作を禁止すること等により、その出力をハイ
インピーダンス状態とすることによって、分割されたＯ
Ｒアレイの出力をワイヤード論理を利用して出力させる
ことができるから、出力ゲート回路が省略できるため、
回路の簡素化、言い換えれば、チップサイズの小型化を
図ることができるという効果が得られる。
チャージ動作を禁止すること等により、その出力をハイ
インピーダンス状態とすることによって、分割されたＯ
Ｒアレイの出力をワイヤード論理を利用して出力させる
ことができるから、出力ゲート回路が省略できるため、
回路の簡素化、言い換えれば、チップサイズの小型化を
図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ｎ個の入力信
号を用いることによって、ＡＮＤアレイの信号線を２″
群に分割するようにするものであってもよい。このよう
に、より多くの分割を行うことによって、より高速化及
び低消費電力化を達成することができる。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ｎ個の入力信
号を用いることによって、ＡＮＤアレイの信号線を２″
群に分割するようにするものであってもよい。このよう
に、より多くの分割を行うことによって、より高速化及
び低消費電力化を達成することができる。
また、分割されたＯＲアレイの内、非選択のＯＲアレイ
のプリチャージ動作を禁止する方法は、そのプリチャー
ジパルスの発生そのものを上記特定の入力信号を用いて
禁止するものであってもよい。また、スタティック型Ｒ
ＯＭを利用する場合には、その電源電圧供給そのものを
選択的に禁止することに王って、その低消費電力化を図
るものとすればよい。
のプリチャージ動作を禁止する方法は、そのプリチャー
ジパルスの発生そのものを上記特定の入力信号を用いて
禁止するものであってもよい。また、スタティック型Ｒ
ＯＭを利用する場合には、その電源電圧供給そのものを
選択的に禁止することに王って、その低消費電力化を図
るものとすればよい。
以上の説明では主として本願発明者によって成された発
明をその背景となった縦型ＲＯＭを用いた場合について
説明したが、これに限定されるものではなく、横型ＲＯ
Ｍ等を利用するものであってもよい。また、上記マイク
ロコンピュータにおけるマイクロプログラムの実行を行
うＰＬＡの他、各種の制御動作を行うＰＬＡ回路を含む
半導体集積回路装置に広く適用することでできるもので
ある。
明をその背景となった縦型ＲＯＭを用いた場合について
説明したが、これに限定されるものではなく、横型ＲＯ
Ｍ等を利用するものであってもよい。また、上記マイク
ロコンピュータにおけるマイクロプログラムの実行を行
うＰＬＡの他、各種の制御動作を行うＰＬＡ回路を含む
半導体集積回路装置に広く適用することでできるもので
ある。
第１図は、この発明をマイクロコンピュータのような情
報処理装置に適用した場合の要部一実施例を示すブロッ
ク図、 第２図は、そのＰＬＡ回路の一実施例を示す回路図であ
る。 １・・命令レジスタ、２・・ゲート、３・・レジスタ、
４・・デコーディングトリー、５ａ・・選択制御マトリ
ックス、５ｂ・・順序制御マトリックス、６・・静的制
御フィールド、７・・レジスタ ″（、）
報処理装置に適用した場合の要部一実施例を示すブロッ
ク図、 第２図は、そのＰＬＡ回路の一実施例を示す回路図であ
る。 １・・命令レジスタ、２・・ゲート、３・・レジスタ、
４・・デコーディングトリー、５ａ・・選択制御マトリ
ックス、５ｂ・・順序制御マトリックス、６・・静的制
御フィールド、７・・レジスタ ″（、）
Claims (1)
- 【特許請求の範囲】 ■、特定の非反転入力信号と反転入力信号とにより、そ
の出力線の配列が分割されたＡＮＤアレイと、上記分割
された出力線をその入力線とすることによって同様に分
割され、その対応する出力線がワイヤード論理構成とさ
れたＯＲアレイとからなるＰＬＡ回路を含むことを特徴
とする半導体集積回路装置。 ２、上記ＡＮＤアレイとＯＲアレイとはＭＯＳＦＥＴで
構成された縦型ＲＯＭによって構成されるものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、上記ＯＲアレイは、上記特定の非反転入力信号と反
転入力信号を用いて、一方のみが動作状態とされるもの
であることを特徴とする特許請求の範囲第１又は第２項
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082625A JPS59208944A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082625A JPS59208944A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208944A true JPS59208944A (ja) | 1984-11-27 |
Family
ID=13779628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082625A Pending JPS59208944A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208944A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482819A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Programmable logic array |
| JPH0318121A (ja) * | 1989-06-14 | 1991-01-25 | Fujitsu Ltd | 半導体集積回路装置及びその構成方法 |
| US5033017A (en) * | 1988-04-11 | 1991-07-16 | Fujitsu Limited | Programmable logic array with reduced power consumption |
-
1983
- 1983-05-13 JP JP58082625A patent/JPS59208944A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482819A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Programmable logic array |
| US5033017A (en) * | 1988-04-11 | 1991-07-16 | Fujitsu Limited | Programmable logic array with reduced power consumption |
| JPH0318121A (ja) * | 1989-06-14 | 1991-01-25 | Fujitsu Ltd | 半導体集積回路装置及びその構成方法 |
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