JP2543916B2 - Ｐｌａ回路 - Google Patents
Ｐｌａ回路Info
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- JP2543916B2 JP2543916B2 JP62296211A JP29621187A JP2543916B2 JP 2543916 B2 JP2543916 B2 JP 2543916B2 JP 62296211 A JP62296211 A JP 62296211A JP 29621187 A JP29621187 A JP 29621187A JP 2543916 B2 JP2543916 B2 JP 2543916B2
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- nand
- cycle
- period
- precharge
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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- Computing Systems (AREA)
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明はマイクロコンピュータの制御に用いられる
PLA回路に関する。
PLA回路に関する。
特に半導体集積回路の半導体チップ上で小面積で且つ
スループットの高いPLA回路に関する。
スループットの高いPLA回路に関する。
（従来の技術） 半導体チップに搭載されたワンチップ・マイクロコン
ピュータ、マイクロプロセッサなどにおいては、その制
御に一般にPLA回路が用いられている。これらのPLA回路
は、基本的な構造として、命令コードをデコードするAN
D型デコーダマトリックスと、制御信号を選択するOR型
デコーダマトリックスと、制御信号のタイミングを付与
するタイミング回路とから構成されている（例えば特開
昭61−101124,61−112428,61−236213号公報など）。そ
して、マイクロコンピュータなどにおいては、命令コー
ドの実行処理に当ってAND型又はNAND型デコーダマトリ
クスにより一個の命令内容が解読される。次にOR型デコ
ーダマトリクスにより必要なレジスタ、ゲートの開閉を
行う制御線が選択される。そしてタイミング回路部によ
り必要にレジスタやゲートなどの開閉のタイミング信号
が付与され、この信号によってレジスタ・ゲート等の開
閉動作が行なわれ、命令が実行処理される。
ピュータ、マイクロプロセッサなどにおいては、その制
御に一般にPLA回路が用いられている。これらのPLA回路
は、基本的な構造として、命令コードをデコードするAN
D型デコーダマトリックスと、制御信号を選択するOR型
デコーダマトリックスと、制御信号のタイミングを付与
するタイミング回路とから構成されている（例えば特開
昭61−101124,61−112428,61−236213号公報など）。そ
して、マイクロコンピュータなどにおいては、命令コー
ドの実行処理に当ってAND型又はNAND型デコーダマトリ
クスにより一個の命令内容が解読される。次にOR型デコ
ーダマトリクスにより必要なレジスタ、ゲートの開閉を
行う制御線が選択される。そしてタイミング回路部によ
り必要にレジスタやゲートなどの開閉のタイミング信号
が付与され、この信号によってレジスタ・ゲート等の開
閉動作が行なわれ、命令が実行処理される。
しかしながら、このような基本的なPLA回路はOR型デ
コーダマトリクスの使用効率が悪い。即ち、一本の命令
線に選択可能な制御信号線の数に比較して、実際に選択
する制御信号線の数は数％であり、半導体チップ上で無
駄な面積が多く、半導体チップサイズの低減上問題があ
った。
コーダマトリクスの使用効率が悪い。即ち、一本の命令
線に選択可能な制御信号線の数に比較して、実際に選択
する制御信号線の数は数％であり、半導体チップ上で無
駄な面積が多く、半導体チップサイズの低減上問題があ
った。
そこで実際にマイクロコンピュータに使用される従来
のPLA回路としては第４図の回路図に示すものがある。
第４図の従来のPLA回路の一部分の回路図において、NAN
D型デコーダ１はFETのソースとドレインを縦続に接続し
たものである。交点の○印はエンハンスメントFETを示
し、ゲートに信号が来た時のみON状態となり、常時はOF
F状態である。交点の無印はデプレション型のFETを示し
信号の有無にかかわらず常にON状態である。従って入力
である命令コード線２及びM1〜M4の信号線の○印のある
線にすべて信号が来た時に全てのFETがON状態となり、
デコーダ線は導通状態となり、NAND動作をする。NAND型
デコーダ１の左端はプリチャージFET3を介して接地され
ている。プリチャージFET3のゲートは▲▼に接続
されており、プリチャージ信号PRCが“HIGH"のとき（つ
まり信号反転PRCが“LOW"のときはNAND型デコーダは接
地から切離され“LOW"のときは接地される。NAND型デコ
ーダ１の出力は何本かのNAND型デコーダとワイヤ接続さ
れワイヤドOR回路４を構成する。ワイヤドOR回路４の出
力はプリチャージ回路５を経てセンスアンプ６に接続さ
れる。プリチャージ回路５はNAND型デコーダを充電する
ためのもので、信号PRCが“HIGH"のときFETが“ON"し、
電源VDDよりデコーダ線を充電する。センスアンプ６はC
MOSのインバータであり、ワイヤドOR回路の出力を反転
して増幅すると共に電気的に入出力を絶縁分離する。タ
イミング回路７はタイミング信号T3,T4とAND論理回路を
構成しその出力はOR論理回路が構成され、これらはラン
ダムロジックで作られる。このタイミング回路７によ
り、制御信号OUTに出力される信号にタイミングが付与
される。第５図は従来のPLA回路のタイミングチャート
例である。ここで１マシーンサイクルは800nSであり、
１タイミングサイクルは200nSである。最初のタイミン
グサイクルM1・T1において制御信号を出力させる命令コ
ードが、命令コード線２に入ってくるとNAND型デコーダ
１の命令コード線２に接続されたFETは、全てON状態と
なる（NAND型デコーダ１は導通状態となる）。最初のマ
シンサイクルM1においては、M1の信号が“HIGH"状態で
あるので第４図におけるNAND型デコーダ１のFETはすべ
て“ON"状態となり、NAND型デコーダ１は導通状態にあ
る。タイミングT1においてプリチャージ信号PRCが“HIG
H"状態となると、信号▲▼は“LOW"状態となり、
プリチャージFET3は“OFF"となり、プリチャージ回路５
のFETは“ON"状態となる。従って、NAND型デコーダ１は
プリチャージされＰ点の電位は、“HIGH"状態となる。
次にタイミングT2においては信号PRCが“LOW"信号▲
▼が“HIGH"状態となるので、プリチャージ回路５
のFETが“OFF"し、プリチャージFET3が“ON"し、NAND型
デコーダの一端が接地され、NAND型デコーダに充電され
た電荷が放電し、Ｐ点の電位は低下する。即ち、タイミ
ングT2においてＰ点の電位は“LOW"状態となるのでセン
スアンプの出力は“HIGH"状態となり使用可能な状態と
なる。次にタイミング信号T3またはT4が“HIGH"状態に
なるとAND−OR回路で構成されるタイミング回路によっ
て、制御信号OUTには、タイミングT3において“HIGH"状
態、T4において“LOW"状態のパルスが出力される。この
パルスがレジスタやゲートなどの開閉を行い、マイクロ
コンピュータは命令コードに従った動作をする。
のPLA回路としては第４図の回路図に示すものがある。
第４図の従来のPLA回路の一部分の回路図において、NAN
D型デコーダ１はFETのソースとドレインを縦続に接続し
たものである。交点の○印はエンハンスメントFETを示
し、ゲートに信号が来た時のみON状態となり、常時はOF
F状態である。交点の無印はデプレション型のFETを示し
信号の有無にかかわらず常にON状態である。従って入力
である命令コード線２及びM1〜M4の信号線の○印のある
線にすべて信号が来た時に全てのFETがON状態となり、
デコーダ線は導通状態となり、NAND動作をする。NAND型
デコーダ１の左端はプリチャージFET3を介して接地され
ている。プリチャージFET3のゲートは▲▼に接続
されており、プリチャージ信号PRCが“HIGH"のとき（つ
まり信号反転PRCが“LOW"のときはNAND型デコーダは接
地から切離され“LOW"のときは接地される。NAND型デコ
ーダ１の出力は何本かのNAND型デコーダとワイヤ接続さ
れワイヤドOR回路４を構成する。ワイヤドOR回路４の出
力はプリチャージ回路５を経てセンスアンプ６に接続さ
れる。プリチャージ回路５はNAND型デコーダを充電する
ためのもので、信号PRCが“HIGH"のときFETが“ON"し、
電源VDDよりデコーダ線を充電する。センスアンプ６はC
MOSのインバータであり、ワイヤドOR回路の出力を反転
して増幅すると共に電気的に入出力を絶縁分離する。タ
イミング回路７はタイミング信号T3,T4とAND論理回路を
構成しその出力はOR論理回路が構成され、これらはラン
ダムロジックで作られる。このタイミング回路７によ
り、制御信号OUTに出力される信号にタイミングが付与
される。第５図は従来のPLA回路のタイミングチャート
例である。ここで１マシーンサイクルは800nSであり、
１タイミングサイクルは200nSである。最初のタイミン
グサイクルM1・T1において制御信号を出力させる命令コ
ードが、命令コード線２に入ってくるとNAND型デコーダ
１の命令コード線２に接続されたFETは、全てON状態と
なる（NAND型デコーダ１は導通状態となる）。最初のマ
シンサイクルM1においては、M1の信号が“HIGH"状態で
あるので第４図におけるNAND型デコーダ１のFETはすべ
て“ON"状態となり、NAND型デコーダ１は導通状態にあ
る。タイミングT1においてプリチャージ信号PRCが“HIG
H"状態となると、信号▲▼は“LOW"状態となり、
プリチャージFET3は“OFF"となり、プリチャージ回路５
のFETは“ON"状態となる。従って、NAND型デコーダ１は
プリチャージされＰ点の電位は、“HIGH"状態となる。
次にタイミングT2においては信号PRCが“LOW"信号▲
▼が“HIGH"状態となるので、プリチャージ回路５
のFETが“OFF"し、プリチャージFET3が“ON"し、NAND型
デコーダの一端が接地され、NAND型デコーダに充電され
た電荷が放電し、Ｐ点の電位は低下する。即ち、タイミ
ングT2においてＰ点の電位は“LOW"状態となるのでセン
スアンプの出力は“HIGH"状態となり使用可能な状態と
なる。次にタイミング信号T3またはT4が“HIGH"状態に
なるとAND−OR回路で構成されるタイミング回路によっ
て、制御信号OUTには、タイミングT3において“HIGH"状
態、T4において“LOW"状態のパルスが出力される。この
パルスがレジスタやゲートなどの開閉を行い、マイクロ
コンピュータは命令コードに従った動作をする。
（発明が解決しようとする問題点） しかしながら、第４図，第５図に示す従来のPLA回路
には以下に示す欠点がある。即ち、第１にタイミング信
号T3,T4を付与するタイミング回路はAND回路,OR回路が
必要であり、これらはランダムロジックで構成すること
から、半導体チップ上で比較的大きな面積を必要として
いた。第２に各マシーンサイクルにおいて、タイミング
T1,T2においてはプリチャージ信号の印加によるNAND型
デコーダの充電及びプリチャージ信号の解除によるNAND
型デコーダの放電を行うように制御されていた。従っ
て、各マシーンサイクルにおいては、タイミングT1,T2
の期間にはPLA回路の制御信号OUTより制御信号を出力さ
せることができず、従って、各マシーンサイクルの半分
しか使用できずスループットの低い使用しかできなかっ
た。
には以下に示す欠点がある。即ち、第１にタイミング信
号T3,T4を付与するタイミング回路はAND回路,OR回路が
必要であり、これらはランダムロジックで構成すること
から、半導体チップ上で比較的大きな面積を必要として
いた。第２に各マシーンサイクルにおいて、タイミング
T1,T2においてはプリチャージ信号の印加によるNAND型
デコーダの充電及びプリチャージ信号の解除によるNAND
型デコーダの放電を行うように制御されていた。従っ
て、各マシーンサイクルにおいては、タイミングT1,T2
の期間にはPLA回路の制御信号OUTより制御信号を出力さ
せることができず、従って、各マシーンサイクルの半分
しか使用できずスループットの低い使用しかできなかっ
た。
（問題点を解決するための手段） Ｍビット（Ｍは２以上の整数）からなる命令コードの
転送が行われる少なくともＮ個（Ｎは２以上の整数）の
単位期間で区切られる第１のサイクルと、第１のサイク
ルと同じ数の単位期間で区切られる第２のサイクルにお
いて、入力された命令コードに基づく命令を実行するた
めの制御信号を出力するPLA回路において、命令コード
を入力とする複数の第１のNAND型デコード回路と、少な
くとも２つの第１のNAND型デコーダの出力を受信するよ
うに接続された複数の第１のワイヤドOR回路と、複数の
第１のワイヤドOR回路の少なくとも２つの出力を受信
し、各サイクルを指示する複数の第１の期間信号の１つ
と、指示されたサイクルのどの単位期間かを指示する複
数の第２の期間信号の１つとに応答して複数のワイヤド
OR回路の出力を選択的に出力する複数の第２のNAND型デ
コーダと、複数の第２のNAND型デコーダの少なくとも２
つの出力を受信するように接続され、その出力を制御信
号とする第２のワイヤドOR回路と、第２のワイヤドOR回
路の出力に接続され、プリチャージ信号に応答して活性
化し、出力に電源電圧を供給するプリチャージ回路から
構成され、複数の第１のNAND型デコーダの各々は、直列
に接続され、制御電極に命令コードの対応するビットの
信号が選択的に入力されるFETで構成されるとともに、F
ETのうち、一端に位置するFETは、プリチャージ回路が
非活性の時に、活性化するプリチャージFETを介して接
地電圧源に接続され、他端に位置するFETは第１のワイ
ヤドOR回路に接続され、複数の第２のNAND型デコーダ
は、直列に接続され、制御電極に複数の第１の期間信号
の選択された１つ及び複数の第２の期間信号の選択され
た１つがそれぞれ入力される２つのFETで構成され、第
１のサイクルの第１の単位期間において、命令コードの
転送とともに、プリチャージ信号及び複数の第１及び複
数の第２の期間信号全てを第１の期間に渡って入力する
ことによりプリチャージし、第１のサイクルの第１の単
位期間以降の各単位期間及び第２のサイクルの各単位期
間において、プリチャージ信号を各単位期間の始めの短
い期間入力するとともに、対応するサイクルの対応する
単位期間をそれぞれ指示する前記第１及び第２の期間信
号を入力することによりプリチャージするものである。
転送が行われる少なくともＮ個（Ｎは２以上の整数）の
単位期間で区切られる第１のサイクルと、第１のサイク
ルと同じ数の単位期間で区切られる第２のサイクルにお
いて、入力された命令コードに基づく命令を実行するた
めの制御信号を出力するPLA回路において、命令コード
を入力とする複数の第１のNAND型デコード回路と、少な
くとも２つの第１のNAND型デコーダの出力を受信するよ
うに接続された複数の第１のワイヤドOR回路と、複数の
第１のワイヤドOR回路の少なくとも２つの出力を受信
し、各サイクルを指示する複数の第１の期間信号の１つ
と、指示されたサイクルのどの単位期間かを指示する複
数の第２の期間信号の１つとに応答して複数のワイヤド
OR回路の出力を選択的に出力する複数の第２のNAND型デ
コーダと、複数の第２のNAND型デコーダの少なくとも２
つの出力を受信するように接続され、その出力を制御信
号とする第２のワイヤドOR回路と、第２のワイヤドOR回
路の出力に接続され、プリチャージ信号に応答して活性
化し、出力に電源電圧を供給するプリチャージ回路から
構成され、複数の第１のNAND型デコーダの各々は、直列
に接続され、制御電極に命令コードの対応するビットの
信号が選択的に入力されるFETで構成されるとともに、F
ETのうち、一端に位置するFETは、プリチャージ回路が
非活性の時に、活性化するプリチャージFETを介して接
地電圧源に接続され、他端に位置するFETは第１のワイ
ヤドOR回路に接続され、複数の第２のNAND型デコーダ
は、直列に接続され、制御電極に複数の第１の期間信号
の選択された１つ及び複数の第２の期間信号の選択され
た１つがそれぞれ入力される２つのFETで構成され、第
１のサイクルの第１の単位期間において、命令コードの
転送とともに、プリチャージ信号及び複数の第１及び複
数の第２の期間信号全てを第１の期間に渡って入力する
ことによりプリチャージし、第１のサイクルの第１の単
位期間以降の各単位期間及び第２のサイクルの各単位期
間において、プリチャージ信号を各単位期間の始めの短
い期間入力するとともに、対応するサイクルの対応する
単位期間をそれぞれ指示する前記第１及び第２の期間信
号を入力することによりプリチャージするものである。
（作用） かかる構成により、AND回路OR回路からなるランダム
ロジックのタイミング回路を省くことができ、半導体チ
ップ上でPLA回路の小面積化を図ることができる。
ロジックのタイミング回路を省くことができ、半導体チ
ップ上でPLA回路の小面積化を図ることができる。
更に、NAND回路のプリチャージを命令コードに対応す
るいくつかのマシーンサイクルの最初のタイミングで行
ない、あとは、各タイミングの間隔を利用して巾の狭い
パルスにより行うことができる。従って、制御信号OUT
には、一つの命令に対応したマシーンサイクルの最初の
タイミングのみが出力不能であり、他のタイミングはす
べて使用可能である。これによって、スループットの大
巾向上が可能となる。
るいくつかのマシーンサイクルの最初のタイミングで行
ない、あとは、各タイミングの間隔を利用して巾の狭い
パルスにより行うことができる。従って、制御信号OUT
には、一つの命令に対応したマシーンサイクルの最初の
タイミングのみが出力不能であり、他のタイミングはす
べて使用可能である。これによって、スループットの大
巾向上が可能となる。
（実施例） 第１図は本発明の一実施例のPLA回路の一部分の回路
図である。命令コードを入力とする第１のNAND型デコー
ダ11は、MOS FETのソース及びドレインを縦続に接続し
たものである。命令コード線は各FETのゲート電極に接
続されている。第３図は本発明の一実施例のPLA回路の
一部分のパターン図である。図示のようにNAND型デコー
ダは拡散層21に対して、命令コード線であるポリシリコ
ン配線層22が直交する構造となっており、その交点はポ
リシリコンをゲートとするFETを為している。交点のFET
にはイオン注入によりデプレッション型のものと、イオ
ン注入されずにエンハンスメント型のものとの２種類が
あり、デプレッション型のものはゲートの電圧いかんに
かかわらず常にソース・ドレイン間が導通状態であり、
エンハンスメント型のものは、ゲートの電圧が“HIGH"
状態の時のみソース・ドレイン間が導通状態となるもの
である。
図である。命令コードを入力とする第１のNAND型デコー
ダ11は、MOS FETのソース及びドレインを縦続に接続し
たものである。命令コード線は各FETのゲート電極に接
続されている。第３図は本発明の一実施例のPLA回路の
一部分のパターン図である。図示のようにNAND型デコー
ダは拡散層21に対して、命令コード線であるポリシリコ
ン配線層22が直交する構造となっており、その交点はポ
リシリコンをゲートとするFETを為している。交点のFET
にはイオン注入によりデプレッション型のものと、イオ
ン注入されずにエンハンスメント型のものとの２種類が
あり、デプレッション型のものはゲートの電圧いかんに
かかわらず常にソース・ドレイン間が導通状態であり、
エンハンスメント型のものは、ゲートの電圧が“HIGH"
状態の時のみソース・ドレイン間が導通状態となるもの
である。
NAND型デコーダ11の左端はプリチャージFET13を介し
て接地されている。第３図に図示するようにプリチャー
ジFETは、NAND型デコーダのFETとまったく同様に拡散層
21とポリシリコン配線層22の直交した所に形成される。
第１のNAND型デコーダの右端は、他のいくつかのNAND型
デコーダとワイヤドOR接続されワイヤドOR回路14を構成
する。これは第３図に示すように拡散層の接続によって
行なわれる。このワイヤドOR回路14の出力はタイミング
信号線24を入力とする第２のNAND型デコーダ15に接続さ
れる。タイミング信号線24はマシーンサイクル４本、タ
イミング・サイクル４本の合計８本からなる。この第２
のNAND型デコーダ15も拡散層21と直交するポリシリコン
配線層22とからなり、MOS FETのソース・ドレインを縦
続接続した構造であることは第１のNAND型デコーダと同
様である。第２のNAND型デコーダの出力は１〜数本（図
示の例では２本）がまとめられてワイヤドOR回路16を構
成する。第３図のパターン図に図示するように、このワ
イヤドOR回路16も拡散層の接続によって行なわれる。こ
のワイヤドOR回路16の出力はプリチャージ回路17を経て
センスアンプ18に接続される。プリチャージ回路は従来
の技術に示したものと同じで、電源VDDよりFET19を介し
てワイヤドOR回路に接続され、そのゲートはプリチャー
ジ線▲▼に接続されている。従ってプリチャージ
信号PRCが“HIGH"（つまり、信号反転PRCが“LOW"）状
態になると、FET19がON状態となり、拡散層が電源電位
に充電される、即ちプリチャージされる。センスアンプ
18も従来の技術に示したものと同じで、CMOSのインバー
タからなり、Ｐ点の電位を反転して増幅して出力すると
共に入力側と出力側を電気的に絶縁分離する。第２図は
本発明の一実施例のPLA回路のタイミングチャートであ
る。
て接地されている。第３図に図示するようにプリチャー
ジFETは、NAND型デコーダのFETとまったく同様に拡散層
21とポリシリコン配線層22の直交した所に形成される。
第１のNAND型デコーダの右端は、他のいくつかのNAND型
デコーダとワイヤドOR接続されワイヤドOR回路14を構成
する。これは第３図に示すように拡散層の接続によって
行なわれる。このワイヤドOR回路14の出力はタイミング
信号線24を入力とする第２のNAND型デコーダ15に接続さ
れる。タイミング信号線24はマシーンサイクル４本、タ
イミング・サイクル４本の合計８本からなる。この第２
のNAND型デコーダ15も拡散層21と直交するポリシリコン
配線層22とからなり、MOS FETのソース・ドレインを縦
続接続した構造であることは第１のNAND型デコーダと同
様である。第２のNAND型デコーダの出力は１〜数本（図
示の例では２本）がまとめられてワイヤドOR回路16を構
成する。第３図のパターン図に図示するように、このワ
イヤドOR回路16も拡散層の接続によって行なわれる。こ
のワイヤドOR回路16の出力はプリチャージ回路17を経て
センスアンプ18に接続される。プリチャージ回路は従来
の技術に示したものと同じで、電源VDDよりFET19を介し
てワイヤドOR回路に接続され、そのゲートはプリチャー
ジ線▲▼に接続されている。従ってプリチャージ
信号PRCが“HIGH"（つまり、信号反転PRCが“LOW"）状
態になると、FET19がON状態となり、拡散層が電源電位
に充電される、即ちプリチャージされる。センスアンプ
18も従来の技術に示したものと同じで、CMOSのインバー
タからなり、Ｐ点の電位を反転して増幅して出力すると
共に入力側と出力側を電気的に絶縁分離する。第２図は
本発明の一実施例のPLA回路のタイミングチャートであ
る。
命令コード線12は、例えば８ビット並列処理タイプの
マイクロコンピュータの場合、１ビットに対して２本が
割り当てられるので、16本の信号線からなる。第１図に
おいては、便宜上11本だけ示してある。一つの命令コー
ドの処理に当って、命令コード線からの信号によって、
最初のマシーンサイクルM1の最初のタイミングサイクル
T1において、第１のNAND型デコーダのいずれかが選択さ
れ、選択されたNAND型デコーダ11はすべてのFETが導通
状態となる。第２図のタイミングチャートに示すよう
に、本発明においては、最初のマシーンサイクルM1の最
初のタイミングT1において、更にタイミング信号線M1〜
M4及びT1〜T4をすべて“HIGH"状態にして、第２のNAND
型デコーダ15のFETのゲートに印加する。従って、第２
のNAND型デコーダのFETはすべて“ON"状態となり、導通
状態となる。タイミングT1でプリチャージ信号PRCを“H
IGH"にすると、電源VDDに接続されたFET19が“ON"状態
となり、接地に接続されたFET13が“OFF"状態となる。
従って、電源より、構成する全てのFETが"ON状態となっ
ている第１のNAND型デコーダ11及び第２のNAND型デコー
ダ全ての拡散層には全面的に電流が流れ、電源電位VDD
に充電される。このプリチャージは、構成する全てのFE
Tが"ON状態となっている第１のNAND型デコーダ11及び第
２のNAND型デコーダ全てについて行うので、これらNAND
型デコーダ全てをプリチャージするのに100nS程度の時
間を要する。次に、タイミングT2において、接地に接続
されたFET13のプリチャージ信号PRCが“HIGH"となりFET
13は“ON"の状態となる。この時、タイミング信号線T4
は“LOW"となるので、第２のNAND型デコーダ15を構成す
るFETのうち、タイミング信号線T4にて導通が制御され
るFETは“OFF"となる。従って、第１のNAND型デコーダ1
1と第２のNAND型デコーダ15において、この“OFF"とな
ったFETより左側は放電され、GND電位になるが、Ｐ点の
電位は“HIGH"状態に保たれたままであり、結局、制御
信号OUTは“LOW"のままであり、出力パルスはでてこな
い。タイミングT3においても同様であり、結局制御信号
OUTには出力パルスはでてこない。タイミングT4におい
ては、タイミング信号線M1,T4が“HIGH"となるので、第
２のNAND型デコーダは導通状態となる。命令コード線12
は、命令の処理に当って、信号がでているので、第１の
NAND型デコーダ11も導通状態となっている。ここで、プ
リチャージ信号線には図示するように各タイミングサイ
クル毎にはじめにプリチャージ信号として、15nS程度の
巾の狭いパルスが印加される。従って、この巾の狭いパ
ルスが“HIGH"のとき、電源に接続されたFET19が“ON"
し、接地に接続されたFET13が“OFF"するので、第１及
び第２のNAND型デコーダは共にプリチャージ、即ち、電
源電位VDDに充電される。タイミングT4において、信号P
RCが“LOW"となると、電源に接続されたFET19が“OFF"
となり、接地に接続されたFET13が“ON"となる。従っ
て、第１及び第２のNAND型デコーダの電荷は放電し、Ｐ
点の電位は接地電位に下り、センスアンプの出力即ち制
御信号OUTには、“HIGH"のパルスが出力される。このよ
うに、巾の狭いパルスでプリチャージ、ディスチャージ
を行えるのは、多数のNAND型デコーダの一部分（つま
り、第１図において、命令コード信号により選択された
第１のNAND型デコーダ20）が対象となり負荷が軽いため
である。次にマシーンサイクルM2に入り、タイミングT1
においても、第１のNAND型デコーダ20及び第２のNAND型
デコーダ25が導通状態となっているので、まったく同様
に制御信号OUTには、“HIGH"のパルスが出力される。こ
の制御信号OUTは、この命令の処理に当っては、マシー
ンサイクルM1タイミングサイクルT4及びマシーンサイク
ルM2タイミングサイクルT1に２個のパルスを出力するこ
とにより命令の処理を完了する。
マイクロコンピュータの場合、１ビットに対して２本が
割り当てられるので、16本の信号線からなる。第１図に
おいては、便宜上11本だけ示してある。一つの命令コー
ドの処理に当って、命令コード線からの信号によって、
最初のマシーンサイクルM1の最初のタイミングサイクル
T1において、第１のNAND型デコーダのいずれかが選択さ
れ、選択されたNAND型デコーダ11はすべてのFETが導通
状態となる。第２図のタイミングチャートに示すよう
に、本発明においては、最初のマシーンサイクルM1の最
初のタイミングT1において、更にタイミング信号線M1〜
M4及びT1〜T4をすべて“HIGH"状態にして、第２のNAND
型デコーダ15のFETのゲートに印加する。従って、第２
のNAND型デコーダのFETはすべて“ON"状態となり、導通
状態となる。タイミングT1でプリチャージ信号PRCを“H
IGH"にすると、電源VDDに接続されたFET19が“ON"状態
となり、接地に接続されたFET13が“OFF"状態となる。
従って、電源より、構成する全てのFETが"ON状態となっ
ている第１のNAND型デコーダ11及び第２のNAND型デコー
ダ全ての拡散層には全面的に電流が流れ、電源電位VDD
に充電される。このプリチャージは、構成する全てのFE
Tが"ON状態となっている第１のNAND型デコーダ11及び第
２のNAND型デコーダ全てについて行うので、これらNAND
型デコーダ全てをプリチャージするのに100nS程度の時
間を要する。次に、タイミングT2において、接地に接続
されたFET13のプリチャージ信号PRCが“HIGH"となりFET
13は“ON"の状態となる。この時、タイミング信号線T4
は“LOW"となるので、第２のNAND型デコーダ15を構成す
るFETのうち、タイミング信号線T4にて導通が制御され
るFETは“OFF"となる。従って、第１のNAND型デコーダ1
1と第２のNAND型デコーダ15において、この“OFF"とな
ったFETより左側は放電され、GND電位になるが、Ｐ点の
電位は“HIGH"状態に保たれたままであり、結局、制御
信号OUTは“LOW"のままであり、出力パルスはでてこな
い。タイミングT3においても同様であり、結局制御信号
OUTには出力パルスはでてこない。タイミングT4におい
ては、タイミング信号線M1,T4が“HIGH"となるので、第
２のNAND型デコーダは導通状態となる。命令コード線12
は、命令の処理に当って、信号がでているので、第１の
NAND型デコーダ11も導通状態となっている。ここで、プ
リチャージ信号線には図示するように各タイミングサイ
クル毎にはじめにプリチャージ信号として、15nS程度の
巾の狭いパルスが印加される。従って、この巾の狭いパ
ルスが“HIGH"のとき、電源に接続されたFET19が“ON"
し、接地に接続されたFET13が“OFF"するので、第１及
び第２のNAND型デコーダは共にプリチャージ、即ち、電
源電位VDDに充電される。タイミングT4において、信号P
RCが“LOW"となると、電源に接続されたFET19が“OFF"
となり、接地に接続されたFET13が“ON"となる。従っ
て、第１及び第２のNAND型デコーダの電荷は放電し、Ｐ
点の電位は接地電位に下り、センスアンプの出力即ち制
御信号OUTには、“HIGH"のパルスが出力される。このよ
うに、巾の狭いパルスでプリチャージ、ディスチャージ
を行えるのは、多数のNAND型デコーダの一部分（つま
り、第１図において、命令コード信号により選択された
第１のNAND型デコーダ20）が対象となり負荷が軽いため
である。次にマシーンサイクルM2に入り、タイミングT1
においても、第１のNAND型デコーダ20及び第２のNAND型
デコーダ25が導通状態となっているので、まったく同様
に制御信号OUTには、“HIGH"のパルスが出力される。こ
の制御信号OUTは、この命令の処理に当っては、マシー
ンサイクルM1タイミングサイクルT4及びマシーンサイク
ルM2タイミングサイクルT1に２個のパルスを出力するこ
とにより命令の処理を完了する。
（発明の効果） 以上詳細に説明したように本発明は命令コードを入力
とする第１のNAND型デコーダと、タイミング信号を入力
とする第２のNAND型デコーダをワイヤドOR回路により接
続し最初のマシーンサイクルM1の最初のタイミングサイ
クルT1及び各タイミングサイクルの最初に巾の狭いパル
スでプリチャージするようにしたものである。
とする第１のNAND型デコーダと、タイミング信号を入力
とする第２のNAND型デコーダをワイヤドOR回路により接
続し最初のマシーンサイクルM1の最初のタイミングサイ
クルT1及び各タイミングサイクルの最初に巾の狭いパル
スでプリチャージするようにしたものである。
従って、従来のランダムロジックのAND−OR回路が不
要となり、半導体チップ上のPLA回路の占有面積を大巾
に減少させることができる。例えば、従来のPLA回路に
おいては、命令コード及びマシーンサイクルのデコーダ
の巾が120μ、プリチャージ回路及びセンスアンプの巾
が100μタイミング回路の巾が180μ合計400μ、長さが3
mm程度であった。本発明の実施例によれば、第１及び第
２のデコーダの巾がワイヤドOR回路を含めて140μ、プ
リチャージ回路及びセンスアンプの巾が100μ合計240
μ、長さが3mm程度となった。従って、PLA回路の占有面
積を約40％低減することができた。
要となり、半導体チップ上のPLA回路の占有面積を大巾
に減少させることができる。例えば、従来のPLA回路に
おいては、命令コード及びマシーンサイクルのデコーダ
の巾が120μ、プリチャージ回路及びセンスアンプの巾
が100μタイミング回路の巾が180μ合計400μ、長さが3
mm程度であった。本発明の実施例によれば、第１及び第
２のデコーダの巾がワイヤドOR回路を含めて140μ、プ
リチャージ回路及びセンスアンプの巾が100μ合計240
μ、長さが3mm程度となった。従って、PLA回路の占有面
積を約40％低減することができた。
次にスループットに関しては、従来は、各マシーンサ
イクルの前半のタイミングサイクルT1,T2でプリチャー
ジ及びディスチャージを行い、後半のタイミングサイク
ルT3,T4で制御信号OUTへの出力を行っていた。従って、
半分のタイミングサイクルしか出力に利用できなかっ
た。本発明によれば、各タイミングサイクルに巾の狭い
パルスを挿入してプリチャージ及びディスチャージを行
うので、最初のマシーンサイクルの最初のタイミングサ
イクルを除いて各マシーンサイクルのすべてのタイミン
グサイクルを出力に利用することができるようになっ
た。従って、スループットは約1.5〜1.8倍に向上させる
ことができた。
イクルの前半のタイミングサイクルT1,T2でプリチャー
ジ及びディスチャージを行い、後半のタイミングサイク
ルT3,T4で制御信号OUTへの出力を行っていた。従って、
半分のタイミングサイクルしか出力に利用できなかっ
た。本発明によれば、各タイミングサイクルに巾の狭い
パルスを挿入してプリチャージ及びディスチャージを行
うので、最初のマシーンサイクルの最初のタイミングサ
イクルを除いて各マシーンサイクルのすべてのタイミン
グサイクルを出力に利用することができるようになっ
た。従って、スループットは約1.5〜1.8倍に向上させる
ことができた。
第１図は本発明の一実施例のPLA回路の一部分の回路
図、第２図は本発明の一実施例のPLA回路のタイミング
チャート、第３図は本発明の一実施例のPLA回路の一部
分のパターン図、第４図は従来のPLA回路の一部分の回
路図、第５図は従来のPLA回路のタイミングチャートで
ある。 11,20……第１のNAND型デコーダ、12……命令コード
線、13……プリチャージFET、15,25……第２のNAND型デ
コーダ、14,16……ワィヤドOR回路、17……プリチャー
ジ回路、18……センスアンプ、19……FET、21……拡散
層、22……ポリシリコン配線層、24……タイミング信号
線。
図、第２図は本発明の一実施例のPLA回路のタイミング
チャート、第３図は本発明の一実施例のPLA回路の一部
分のパターン図、第４図は従来のPLA回路の一部分の回
路図、第５図は従来のPLA回路のタイミングチャートで
ある。 11,20……第１のNAND型デコーダ、12……命令コード
線、13……プリチャージFET、15,25……第２のNAND型デ
コーダ、14,16……ワィヤドOR回路、17……プリチャー
ジ回路、18……センスアンプ、19……FET、21……拡散
層、22……ポリシリコン配線層、24……タイミング信号
線。
Claims (1)
- 【請求項１】Ｍビット（Ｍは２以上の整数）からなる命
令コードの転送が行われる少なくともＮ個（Ｎは２以上
の整数）の単位期間で区切られる第１のサイクルと、前
記第１のサイクルと同じ数の単位期間で区切られる第２
のサイクルにおいて、入力された命令コードに基づく命
令を実行するための制御信号を出力するPLA回路におい
て、 前記命令コードを入力とする複数の第１のNAND型デコー
ド回路と、 少なくとも２つの前記第１のNAND型デコーダの出力を受
信するように接続された複数の第１のワイヤドOR回路
と、 前記複数の第１のワイヤドOR回路の少なくとも２つの出
力を受信し、前記各サイクルを指示する複数の第１の期
間信号の１つと、該指示されたサイクルのどの単位期間
かを指示する複数の第２の期間信号の１つとに応答して
前記複数のワイヤドOR回路の出力を選択的に出力する複
数の第２のNAND型デコーダと、 前記複数の第２のNAND型デコーダの少なくとも２つの出
力を受信するように接続され、その出力を前記制御信号
とする第２のワイヤドOR回路と、 前記第２のワイヤドOR回路の出力に接続され、プリチャ
ージ信号に応答して活性化し、該出力に電源電圧を供給
するプリチャージ回路から構成され、 前記複数の第１のNAND型デコーダの各々は、直列に接続
され、制御電極に前記命令コードの対応するビットの信
号が選択的に入力されるFETで構成されるとともに、該F
ETのうち、一端に位置するFETは、前記プリチャージ回
路が非活性の時に、活性化するプリチャージFETを介し
て接地電圧源に接続され、他端に位置するFETは前記第
１のワイヤドOR回路に接続され、 前記複数の第２のNAND型デコーダは、直列に接続され、
制御電極に前記複数の第１の期間信号の選択された１つ
及び前記複数の第２の期間信号の選択された１つがそれ
ぞれ入力される２つのFETで構成され、 前記第１のサイクルの第１の単位期間において、前記命
令コードの転送とともに、前記プリチャージ信号及び前
記複数の第１及び複数の第２の期間信号全てを該第１の
期間に渡って入力することによりプリチャージし、前記
第１のサイクルの第１の単位期間以降の各単位期間及び
前記第２のサイクルの各単位期間において、前記プリチ
ャージ信号を該各単位期間の始めの短い期間入力すると
ともに、対応するサイクルの対応する単位期間をそれぞ
れ指示する前記第１及び第２の期間信号を入力すること
によりプリチャージすることを特徴とするPLA回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296211A JP2543916B2 (ja) | 1987-11-26 | 1987-11-26 | Ｐｌａ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296211A JP2543916B2 (ja) | 1987-11-26 | 1987-11-26 | Ｐｌａ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138816A JPH01138816A (ja) | 1989-05-31 |
| JP2543916B2 true JP2543916B2 (ja) | 1996-10-16 |
Family
ID=17830613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296211A Expired - Lifetime JP2543916B2 (ja) | 1987-11-26 | 1987-11-26 | Ｐｌａ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543916B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111748A (en) * | 1978-02-21 | 1979-09-01 | Mitsubishi Electric Corp | Programmable logic array |
-
1987
- 1987-11-26 JP JP62296211A patent/JP2543916B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01138816A (ja) | 1989-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 12 |