TW495976B - Testable nonvolatile semiconductor device - Google Patents

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495976 A7 經濟部智慧財產局員工消費合作社印製 7590pif.doc/008 _B7_— 一 五、發明說明（/ ) 本發明是有關於一種非揮發性半導體元件，且特^胃 有關於一種在晶圓面（Wafer Level)上的單晶片（Single Chip )中分配有最少接腳端數（the least number of pms ) 以增加測試速率（Testing Speed)之快閃記憶體元件（Flash Memory Device) 〇 因爲快閃記憶體極佳的運算速率以及與其它非揮發 記憶元件（Nonvolatile Memory Device)之整合’使其應 用被擴展開來。一記憶胞是由源/.汲極區域、浮置閘極 (Floating Gate)與控制閘極（Control Gate)形成的’而 其所執行的各種運作，例如是編程（Programming)、抹除 (Erasing )、驗證（Verifying )與讀取（Reading )。編程 係將電子射入至浮置閘極中，而抹除係將電子從浮置閘極 穿隧至通道區域。眾所週知不同的測試運算是用以鑑定在 晶圓面與封裝面中包括快閃記憶體的記憶元件之可靠度。 大體來講，在單一晶圓中之數個快閃記憶體晶片中的〜個I 被測試時，會隨著記憶元件密度增加而導致測試時間_ 加。 所以本發明的目的係提供一種快閃記憶元件，以淘^少 測試時間。 而本發明的另一目的在提供一種元件，能在晶 較短時間測試較多的快閃記憶體。 本發明的又一目的在提供一種方法，能在晶圓面 短時間測試較多的快閃記憶體。 爲了達到上述目的，本發明提供一種可測試的非?軍@ 4 (請先閱讀背面之注意事項再填寫本頁) 裝
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本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 495976 經濟部智慧財產局員工消費合作社印製 7590pif.doc/〇〇8 ___ —__B7__ 五、發明說明（V) 性半導體兀件’可在固定時間內以最少接腳端數測試晶圓 上最多晶片數。 本發明的半導體記憶元件，包括一個可應外在訊號而 產生地址訊號（Address Signal)的地址計數器（Address Counter)，一個用以控制地址訊號路徑（Path)的地址選 擇電路（Address Selection Circuit)，數個劃分成預定群組 數的開關（Switch)且其連接於記憶陣列（Memory Array) 與資料輸入/輸出端（Data Input/output Pins)之間，以及 一個應外在輸入訊號而產生開關控制訊號以控制開關群組 的開關運算的開關控制電路（Switch Control Circuit)。部 分資料輸入/輸出端用以聯繫開關群組數。 本發明另一方面提供一種半導體元件，包括於一單晶 圓上有複數個記憶晶片，每一記憶晶片被連接在一源極電 壓端、一接地電壓端，一預定數目的控制訊號端，一測試 賦能訊號端（Test Enable Signal Pin)，一時序訊號端（Clock Signal Pin)，以及部分資料輸入/輸出端。個別的記憶體晶 片’包括可因應測試賦能訊號與時序訊號產生計數訊號的 一個輸入/輸出計數器，一個可應計數訊號而產生地址訊 號的地址計數器，一個用以控制地址訊號路徑的地址選擇 電路，數個劃分成預定數目之開關群組的開關並連接於記 憶陣列與資料輸入/輸出端之間，以及一個可產生開關控 制訊號以控制開關群組之開關運算的開關控制電路。部分 資料輸入/輸出端用以聯繫開關群組數。 因爲開關是可以雙向運算的，所以本發明的半導體元 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) M裝 •訂-11·
495976 經濟部智慧財產局員工消費合作社印製 7590pif.doc/008 ___B7 ___ 五、發明說明（V) 性半導體元件，可在固定時間內以最少接腳端數測試晶圓 上最多晶片數。 本發明的半導體記憶元件，包括一個可應外在訊號而 產生地址訊號（Address Signal)的地址計數器（Address Counter)，一個用以控制地址訊號路徑（Path)的地址選 擇電路（Address Selection Circuit)，數個劃分成預定群組 數的開關（Switch)且其連接於記憶陣列（Memory Array) 與資料輸入/輸出端（Data Input/output Pins)之間，以及 一個應外在輸入訊號而產生開關控制訊號以控制開關群組 的開關運算的開關控制電路（Switch Control Circuit)。部 分資料輸入/輸出端用以聯繫開關群組數。 本發明另一方面提供一種半導體元件，包括於一單晶 圓上有複數個記憶晶片，每一記憶晶片被連接在一源極電 壓端、一接地電壓端，一預定數目的控制訊號端，一測試 賦能訊號端（Test Enable Signal Pin)，一時序訊號端（Clock Signal Pin)，以及部資料輸入/輸出端。個別的記憶體晶 片’包括可因應測試賦能訊號與時序訊號產生計數訊號的 一個輸入/輸出計數器，一個可應計數訊號而產生地址訊 號的地址計數器，一個用以控制地址訊號路徑的地址選擇 '電路，數個劃分成預定數目之開關群組的開關並連接於記 憶陣列與資料輸入/輸出端之間，以及一個可產生開關控 制訊號以控制開關群組之開關運算的開關控制電路。部分 資料輸入/輸出端用以聯繫開關群組數。 因爲開關是可以雙向運算的，所以本發明的半導體元 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) M裝 -訂· —1 ·
495976 經濟部智慧財產局員工消費合作社印製 五、發明說明（^ ) 件適用於提供一種與寫出測試（Wdte-out Test) —樣的寫 入測試（Write-in Test)。 爲讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉一較佳實施例’並配合所附圖式，作詳細 說明如下： 圖式之簡單說明： 第1圖是依照本發明一較佳實施例一種提供測試運算 之快閃記憶元件的示意圖； . 第2圖是依據第1圖所示之輸入/輸出計數器之電路 圖； 第3圖是依據第1圖所示之開關控制電路之電路圖； 第4圖是依據第1圖所示之開關之電路圖； 第5圖是依據第1圖所示之地址計數器之電路圖； 第6圖是依據第1圖所示之地址選擇電路之電路圖； 第7圖是將D正反器（D-flip-flop)用於本發明之電 路圖；以及 第8圖是依照本發明一較佳實施例一種測試運算之時 序圖。 ， 標記之簡單說明： 10 :記慮陣列 20 :列解碼器 30 :行解碼器 40 :門閂電路 50 :控制訊號輸入緩衝器 6 本紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公爱) ' (請先閲讀背面之注意事項再填寫本頁) _裝
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495976 經濟部智慧財產局員工消費合作社印製 7590pif.doc/008 _____B7___ 五、發明說明（0 ) 60 :地址緩衝器 70 :輸入/輸出計數器 8〇 :地址計數器 90 :地址選擇電路 1〇〇 :開關控制電路 110 :輸入/輸出緩衝器 實施例 本發明的圖示中把英文字母’η’置於前頭的標號係表 示此訊號被於低階活化。 第1圖是依照本發明一較佳實施例一種提供測試運算 之快閃記憶元件的示意圖，顯示本發明之快閃記憶元件加 上接腳端（Pin)的內部構造圖。其中，只有塗黑的接腳 端是用來作測試運算的。 請參照第1圖，除地址端A0到Ak之外，在並聯測 試（Parallel Test)中爲控制晶圓面上單晶片因應並聯測試 的接腳端數縮至最小基本上需要利用控制端nCEx、nWEx、 TE、TCLK。如果快閃記憶元件要處理16資料位元（16 data bit)，則利用從DQ0到DQ15的部分十六個輸入/輸出端， 合倂剩餘的輸入/輸出端到使用端（DQ-merged airangement)中。換句話說，測試方法係用一源極電壓端 Vcc，一接地電壓端Vss，一晶片賦能端（Chip Enable Pin) nCEx，一用以控制命令輸入之寫賦能端（Write Enable Pin ) nWEx，一用以活化並聯測試模式的測試賦能端（Test Enable Pin) TE，一用來操作內部計數器的時序端TCLK，以及部 7 '— __ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝 n I n I» « 一：OJ確 am ABM 讎
495976 經濟部智慧財產局員工消費合作社印製 7590pif.doc/008 ______B7_ 五、發明說明（f) 分數入/輸出端DQ〜DQ3。 能用的輸入/輸出端數是依據決定於立即輸入/輸出的 資料大小之輸入/輸出處理速度，以及取決於在單晶圓上 並聯可測試晶片（Parallel Testable Chips)數。並聯可測 試晶片數是與分配在單晶片中的接腳端數呈反比。那就是 如果能用的輸入/輸出端數太多，分配在單晶片上的接腳 端總數將增至定義爲能用的接腳端數（Defined Usable Pins)，所以同步（Synchronous)可測試接腳端數將減少。 相反地，如果能用的輸入/輸出端數太少，同步並聯可測 試接腳端數將會增加，而爲了資料輸入/輸出延長時間時 段（Time Duration)，藉以增加所有的並聯測試時間。就 這些因素而論，較佳的是使用十六個接腳端中的四個輸入 /輸出端。 接著，請繼續參照第1圖，提供一控制訊號輸入緩衝 器（Buffer) .50於晶片賦能端nCEx與寫賦能端nWEx，且 緩衝器50應nCEx與 nWEx端產生一控制訊號以控制地址 緩衝器60。連接至正地址端A0〜Ak的緩衝器60把轉變成 CMOS面的地址訊號A (k+Ι)連接到一地址選擇電路90。 一個接收測試賦能端TE與時序端TCLK的輸入/輸出計數 器70會產生計數輸出訊號Q1與Q2。此計數輸出訊號Q1 與Q2與能用的輸入/輸出端數相聯繫，能用的輸入/輸出 端數即本發明中的數目4，以此四個訊號（=22)控制一輸 入/輸出開關。計數訊號Q1與Q2適用於一開關控制電路 1〇〇，以及訊號Q2適用於一地址計數器80。地址計數器80 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝 n ϋ la— n M 一 δν · n ϋ ϋ emmm ·
495976 7590pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（<) 應測試賦能端TE而從計數訊號Q2產生數個地址訊號B (k+Ι)以進行並聯測試。由地址緩衝器60提供的正地址 訊號A以及由地址計數器80提供用以測試之地址訊號B 與在地址選擇電路90邏輯態的測試賦能端TE —樣的選擇 它們的路徑，所以地址訊號A與B會產生最終地址訊號C (k+Ι )以提供到一列解碼器20與一行解碼器30。而在並 聯測試模式中從地址選擇電路90提供的地址訊號C和從 地址計數器80提供的地址訊號B相同，就像是在正常模 式下從地址緩衝器60提供的地址訊號A —樣。 本發明的並聯測試中連接於能用的數入/輸出端 DQ〜DQ3之輸入/輸出緩衝器110與16資料位元符合與開 關SW0到SW15雙向連接。另外，開關SW0〜SW15均雙 向連接到一感知放大器（Sense Amplifier)和門閂電路 (Latch Circuit)相當於那裡的感知放大器與門閂電路40。 當能用的輸入/輸出端數是四個時，開關SW0〜SW15分爲 四個群組G1〜G4。簡單來說，第一群組G1是由四個開關 SW0〜SW3所組成，第二群組G2是由四個開關SW4〜SW7 所組成，第三群組G3是由四個開關SW8〜SW11所組成， 以及第四群組G4是由四個開關SW12〜SW15所組成。在 '讀取測試運算中每一開關群組G1〜G4傳輸感知放大器與 門閂電路40的輸出資料訊號SA0〜SA15到資料輸入/輸出 緩衝器110,或在讀入測試運算中應從開關控制電路100 提供的開關控制訊號Z1〜Z4而傳送資料輸入/輸出緩衝器 110之資料到感知放大器與門閂電路40。當活性化第一開 9 本紙張尺度適用中囪國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ---II---rt訂· If--1111
495976 A7 B7 7590pif.doc/008 五、發明說明（7 ) (請先閱讀背面之注意事項再填寫本頁) 關控制訊號Z1時，則在第一群組G1中的開關SWO〜SW3 (或IOO〜103)連接到輸入/輸出端DQO〜DQ3，以及當活 性化第二開關控制訊號Z2時，則在第二群組G2中的開關 SW4〜SW7 (或104〜107)連接到輸入/輸出端DQ0〜DQ3。 當活性化第三開關控制訊號Z3時，則在第三群組G3中的 開關SW8〜SW11 (或108〜1011)連接到輸入/輸出端 DQ0〜DQ3，以及當活性化第四開關控制訊號Z4時，貝t]在 第四群組G4中的開關SW12〜SW15.(或1012〜1015)連接 到輸入/輸出端DQ0〜DQ3。 第2圖是依據第1圖所示之輸入/輸出計數器之電路 圖。
經濟部智慧財產局員工消費合作社印製 請參照第2圖，係顯示第1圖中輸入/輸出計數器70 的內部構造。兩個D正反器（D-flip-flop) DF1與DF2串 聯而產生兩計數訊號Q1與Q2。測試賦能端TE通常提供 一復置端（Reset Terminals) RST，以及第一 D正反器DF1 的輸出終端D0連接第二D正反器DF2的輸入終端DI。 輸入終端DI分別與D正反器DF1與DF2中的第二輸出終 端nDO相連。D正反器DF1與DF2中的第一輸出終端DO 提供計數訊號Q1與Q2。而D正反器的內部構造請參照後 面的第7圖。 第3圖是依據第1圖所示之開關控制電路之電路圖 請參照第3圖係顯示藉由所接收到的計數輸出訊號Q1 與Q2產生四個開關控制訊號Z1〜Z4的開關控制電路1〇〇。 測試賦能端TE經由一第一倒反器（inverter) INVi作用 10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 495976 7590pif.doc/008 ----B7___ 五、發明說明（Υ ) 於第一 NOR閘門NR1，以及一第一AND閘門AD1的輸 出連接到另一 NOR閘門NR1的輸入。第一 NOR聞門NR1 從第四倒反器INV4連接到第一開關控制訊號Z1。計數輸 出訊號Q1的第一倒反訊號nQl從第二倒反器INV2作用 於第一 AND閘門AD1，以及計數輸出訊號Q2的第二倒 反訊號nQ2從第三倒反器INV3作用於AND閘門AD1的 其他輸入。一第一 NAND閘門ND1接收計數輸出訊號Q1 和第二倒反訊號nQ2，且從一第五倒反器INV5提供第二 開關控制訊號Z2。一第二NAND閘門ND2在接收第一與 第二倒反訊號nQl、nQ2之後，經由第六倒反器INV6產 生第三開關控制訊號Z3。第三NAND閘門ND3在接收第 一與第二計數訊號Ql、Q2之後，經由第七倒反器INV7 產生第四開關控制訊號Z4。在第3圖中，當測試賦能端TE 到達高階時也會產生第一開關控制訊號Z1。因此，在第 一圖中除了其它群組G2〜G4之外，第一群組G1中的開關 SW0〜SW3不能提供直接連接順著資料輸入/輸出緩衝器 110的感知放大器與門閂電路40的路徑。所以，爲了和並 聯測試模式一樣的正模（Normal Mode)利用第一群組G1 作爲路徑，而只在並聯測試模式中利用其它群組G2〜G4 祚爲資料路徑。 第4圖是依據第1圖所示之開關之電路圖 請參照第4圖，開關SW係設計作爲可在雙向資料傳 輸讀出與寫入模式運算。一具有P型與N型電極的第一傳 輸閘門TG1係由在訊號Z1〜Z4之間的開關控制訊號Z所 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
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經濟部智慧財產局員工消費合作社印製 495976 五、發明說明（^ ) 控制。 第5圖是依據第1圖所示之地址計數器之電路圖。 因爲於上述圖示中地址端A0〜Ak被排除於並聯測試 的最少接腳端數，因此在地址計數器80內部產生用於並 聯測試的是地址訊號B。請參照第5圖，地址計數器80 包括D正反器，與所需的地址訊號（k) 一樣，串聯連接 在一起。D正反器的連接與第2圖中輸入/輸出計數器70 完全相同。 . 特別地是記憶陣列10分成由一列與一行所構成的區 段之單位。依照記憶陣列10的層系結構，地址B0〜Bk — 個個分成行、列、層系（Sector)群組，從較低位元沿著 較高位元的位元方向之位元增量。換句話說，從第5圖的 D正反器提供的地址訊號B0〜Bk之間，訊號B0〜Bj-Ι係用 以選擇行，訊號Bj〜Bm-1和訊號Bm〜Bk分別是用來選擇 列和層系。在第一級（First Stage)的正反器因應由輸入/ 輸出計數器70提供之計數訊號Q2而產生地址訊號B0〜Bk 的第一位元B0。計數訊號Q2有像時序訊號TCLK的四次 時序週期。在四個分開的輸入/輸出資料群組的狀態中， 有四次時序週期的起始輸入（Initial Input)導致地址每四 時序增加到f了列層系（column-row-sector)的命令，如同 在時序訊號TCLK的每一時序中每一輸入或由輸入/輸出 端DQ0〜DQ3提供的群組資料1〇3〜1〇〇、107〜104、 1011 〜108 或 1015〜1012 —樣。 第6圖是依據第1圖所示之地址選擇電路90之電路 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ίι裝
495976 7590pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（乙6 ) 圖。 請參照第6圖，當測試賦能端ΤΕ達到高階時，傳輸 閘門TG11會關閉以及傳輸閘門TG12會打開。結果發生 於地址計數器80的並聯測試之內部地址訊號Β0〜Bk會傳 輸到列與行解碼器20、30。例如第7圖是將D正反器利 用於本發明之電路圖，第7圖的D正反器DF係作爲第2 圖中的輸入/輸出計數器70與第5圖中的地址計數器80。 四個傳輸閘門TG21〜TG24串聯於輸入端DI與輸出端DO 之間，以及資料路徑因應開關訊號CLK而打開或關閉。 當作爲復置訊號之測試賦能端TE從復置端RST提供時， 輸出端DO被建立於低階。 第8圖是依照本發明一較佳實施例一種測試運算之時 序。 接著，請參照第8圖的時間圖，在本發明中並聯測試 運算將被說明。並聯測試運算是與測試從記憶胞之資料的 輸出功能之讀出測試以及到記憶胞之資料的輸出功能之寫 入測試相同的，與資料傳輸方向一致。 並聯測試藉由活性化低階的晶片賦能端nCEx以運算 記憶元件，且控制一指令式輸入的寫賦能端nWEx被鈍化 到高階。測試賦能端TE在測試模式中達到高階。當時序 端TCLK是振盪，產生在輸入/輸出計數器70的是第一與 第二計數訊號Ql、Q2，而開關控制訊號Z1〜Z4和地址訊 號B0〜B4分別從開關控制電路1〇〇和地址計數器80產生。 當計數訊號Q1和Q2在低階而第一開關控制訊號Z1係到 13 (請先閱讀背面之注意事項再填寫本頁) Μ裝 ，1Τ-:
本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 495976 7590pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（W) 達高階時，第一群組G1的開關SWO〜SW3會打開以連接 對應資料1〇〇〜1〇3至輸出端DQO〜DQ3。當計數訊號Q1 上升到低階時，第一開關控制訊號Z1被鈍化至低階，而 第二開關控制訊號Z2活化至高階。第二開關控制訊號Z2 控制的第二群組G2的開關SW4〜SW7被打開，且一樣向 那之資料（104〜107)連接到輸出端DQ0〜DQ3。連續地， 與被轉向低階之計數訊號Q1以及被轉向高階之計數訊號 Q2 —致，第二開關控制訊號Z2鈍化至低階，且第三開關. 控制訊號Z3活化至高階。第三群組G3的開關SW8〜SW11 因應高階第三開關控制訊號Z3於是被打開，且向那之資 料（108〜1011 )連接到輸出端DQ0〜DQ3。之後，如果第 一計數訊號Q1隨第二計數訊號Q2被轉至高階而被轉至 高階，則第三開關控制訊號Z3被鈍化至低階而第四開關 控制訊號Z4被活化至高階。對高階開關控制訊號Z4反應， 第四群組G4的開關SW12〜SW15被打開以使對應資料 1012〜1015連接至輸出端DQ0〜DQ3。 資料群組 1〇〇〜103、104〜107、108〜1011 與 1012〜1015 ’之週期連續選擇地連接到輸出端DQ0〜DQ3是由訊號地址 實行的一個測試週期CYCLE1。關於下一週期CYCLE2， 地址例如從”〇〇〇··〇〇〇”增加到”〇〇〇..001”，且上述運算在每 一測試週期中一再施行。因爲一測試週期是在每一地址施 行，所以週期總數爲2k ( k :地址位元數）。 上述描述，本發明的半導體元件可以藉由分配在一單 晶片上縮小接腳端數至最少且保持測試速率在一固定範圍 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 I I I I- ^ 0 —r— I I I I !
495976 A7 B7 經濟部智慧財產局員工消費合作社印製 7590pif.doc/008 五、發明說明（ 內，而實行更有效率的測試。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 15 (請先閱讀背面之注意事項再填寫本頁)
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Claims (1)

  1. 495976 7590pif.doc/008 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1· 一種可測試的非揮發性半導體元件，包括·· 一地址計數器，以對外部提供的一訊號反應產生複數 個地址訊號； 一地址選擇電路，以控制該些地址訊號的一路徑； 複數個開關，分成一預定數的開關群組且連接至一記 憶陣列與複數個資料輸入/輸出端之間；以及 一開關控制電路，以對外部輸人訊號反應產生開關控 制訊號以控制該些開關群組的一開關運算， 其中部分該些資料輸入/輸出端係用以聯繫該開關群 組數。 2·如申請專利範圍第1項所述之可測試的非揮發性半導 體元件，其中該些開關設計成雙向資料傳輸。 3.如申請專利範圍第1項所述之可測試的非揮發性半導 體元件，其中該半導體元件係一非揮發記憶元件。 4· 一種半導體元件，包含複數個記憶晶片於一晶圓上， 每一記憶晶片連接一源極電壓端，一接地電壓端，一預定 控制訊號端數，一測試賦能訊號端，一時序訊號端，以及 部分的複數個資料輸入/輸出端，其佈局包括： 一輸入/輸出計數器，以因應該測試賦能訊號與該時 序訊號而產生複數個計數訊號； 一地址計數器，以因應該些計數訊號而產生複數個地 址訊號； 一地址選擇電路，以控制該些地址訊號的路徑； 複數個開關，分成一預定數的開關群組且連接至一記 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) Μ裝 -n n n n n ·ϋI nir— n i·— an emmmr I ·
    495976 7590pif.doc/008 A8 B8 C8 D8 六、申請專利範圍 憶陣列與該些資料輸入/輸出端之間；以及 一開關控制電路，用以產生開關控制訊號來控制該些 開關群組的一開關運算， 其中部分的該些資料輸入/輸出端係用以聯繫該開關 群組數。 5. 如申請專利範圍第4項所述之半導體元件，其中該些 開關設計成雙向資料傳輸。 . 6. 如申請專利範圍第4項所述之半導體元件，其中該半 導體元件係一非揮發記憶元件。 (請先閱讀背面之注意事項再填寫本頁) 一裝--------^訂---Λ---11!
    經濟部智慧財產局員工消費合作社印制衣 -i - 17 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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