JP2001067385A - 半導体装置内蔵ランダムアクセスメモリ部のタイミング検証方法および検証用論理シミュレーション装置 - Google Patents

Abstract

(57)【要約】 【課題】回路検証時間の短縮を実現するタイミング検証
方法を提供する。 【解決手段】ＲＡＭブロックの入力端子がタイミングチ
ェック対象端子であればクロック信号の変化イベント発
生に合わせて仮想イベントをスケジュールし（Ａ２０
６）、端子毎に異なった時刻に変化するアドレス端子の
変化イベント発生とクロック信号の変化イベント発生と
の時間差を算出し（Ａ２０７）、算出した時間差と予め
定めたタイミングスペックとを比較し、比較結果の値が
タイミングスペックよりも小さければタイミング違反と
判定して違反アドレス端子として記憶し（Ａ２１０）、
仮想イベントが発生すると、その時のアドレス信号と記
憶した違反アドレス端子からタイミング違反に関わった
タイミングチェック対象端子の対象アドレスを求め（Ａ
２１１）、その対象アドレスにのみタイミング違反処理
を行う（Ａ２１２）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置内蔵のラ
ンダムアクセスメモリ部のタイミング検証方法および検
証用論理シミュレーション装置に係わり、特にアドレス
信号とクロック信号との間のタイミング違反発生時に、
不定値Ｘを書込むというタイミング違反処理を全アドレ
スに実行すこと無く、違反対象アドレスにのみ違反処理
を実行することにより、シミュレーション時間短縮およ
びシミュレーション回数の減少による回路検証時間の短
縮をはかる半導体装置内蔵のランダムアクセスメモリ部
のタイミング検証方法および検証用論理シミュレーショ
ン装置に関する。

【０００２】

【従来の技術】従来、半導体装置における内部回路の論
理回路設計時に、その論理動作およびタイミング検証の
ツールとして論理シミュレーション装置が用いられてい
る。この論理動作を検証するための論理シミュレーショ
ン装置における一方式として、例えばイベントドリブン
方式と呼ばれるものがある。

【０００３】このイベントドリブン方式は、クロック信
号やアドレス信号等の論理レベルの変化を回路の論理状
態に影響を与えるイベントとして記憶手段に登録してお
き、このイベントを順次読み出しながらデータの内容を
更新する。このデータを入力とする内部論理回路につい
て演算処理を行ない、その出力信号に変化があれば遅延
量を勘案しながら順次イベントとして登録し、シミュレ
ーションを実行するというものである。

【０００４】上述した論理シミュレーションを半導体装
置内蔵のランダムアクセスメモリ（以下、ＲＡＭと称
す）部に対して実行する時、このＲＡＭの記憶内容を選
択するためのアドレス信号入力用として複数本から構成
されるアドレス端子が用意される。このアドレス端子の
電位は、外部から供給された時点とアドレス端子に到着
した時点とでは、アドレス信号のスキューにより異なる
時刻に変化する。

【０００５】そのため、アドレス信号とクロック信号と
のタイミング違反が発生した場合、イベントドリブンシ
ミュレータでは、異なった時刻に、各アドレス端子毎に
タイミング違反を検出する。

【０００６】ここでタイミング違反とは、アドレス信号
とクロック信号との間には正常な信号の授受のために安
定化された期間が必要とされ、これに対応するためにタ
イミングスペックとして、セットアップタイムおよびホ
ールドタイムが設けられている。このセットアップタイ
ムおよびホールドタイムが守られないとＲＡＭの読み出
しおよび書込み動作時に誤動作することになる。

【０００７】すなわち、セットアップタイム説明用のタ
イミングチャートを示した図１２（ａ）を参照すると、
セットアップタイムはクロック信号を基準として、その
変化タイミング以前の時点でアドレス信号が確定してい
る必要があり、そのアドレス信号が確定した時点とクロ
ック信号の変化タイミングとの間の時間をセットアップ
（Ｓｅｔｕｐ）タイムｔｓｕと定義する。

【０００８】一方、ホールドタイム説明用のタイミング
チャートを示した図１２（ｂ）を参照すると、ホールド
タイムはクロック信号を基準として、その変化タイミン
グ以後の時点でアドレス信号が確定している必要があ
り、クロック信号の変化タイミングとそのアドレス信号
が確定した時点との間の時間をホールド（Ｈｏｌｄ）タ
イムｔｈと定義する。

【０００９】上述したセットアップタイムおよびホール
ドタイムがタイミングスペックを満たしているかを検証
する方法として論理シミュレーションにおけるタイミン
グ検証が採用されている。

【００１０】したがって、従来例におけるタイミング違
反を説明するためのタイミングチャートを示した図１３
を参照すると、データ入力端子Ｄｉｎとアドレス信号Ａ
Ｄ［３：０］とクロック信号ＣＬＫとライトイネーブル
信号とデータ出力ＤＯとの関係を示してある。

【００１１】すなわち、４本のアドレス信号ＡＤ
［３］、ＡＤ［２］、ＡＤ［１］、ＡＤ［０］から構成
されるアドレス信号とクロック信号ＣＬＫとのタイミン
グ違反を想定した場合、これらのアドレス信号は図中の
タイミングチャートの外側に引き出して図示したよう
に、それぞれの信号の変化タイミングは、例えばＡＤ
［３］が論理レベルのロウレベルからハイレベルへ、Ａ
Ｄ［２］はロウレベル一定、ＡＤ［１］はハイレベルか
らロウレベルへ、ＡＤ［０］はロウレベルからハイレベ
ルへの変化タイミングを有する場合、変化タイミングは
左右方向（矢印で示す）に互いに独立して変化すると考
えられる。

【００１２】つまり、タイミングｔ１において入力端子
ＡＤ［３］＝０、ＡＤ［２］＝０、ＡＤ［１］＝１、Ａ
Ｄ［０］＝０を“００１０”と表すと、Ｈｏｌｄ Ｓｐ
ｅｃタイムは太い矢印で示したｔ１からｔ２の間であ
り、この間にタイミング“００１０”からｔ２の“１０
０１”へ遷移する場合、それぞれの変化タイミングは
“００１０”→“１０１０”→“１０１１”→“１００
１”とアドレスが変化することになる。

【００１３】そのため、１度目のタイミング違反時には
“００１０”、“１０１０”の２通りのアドレスに不定
値Ｘを書き込むタイミング違反処理を行ない、２度目の
タイミング違反時には１０１０、１０１１の２通りのア
ドレスに不定値Ｘを書き込むタイミング違反処理を行な
い、更に、３度目のタイミング違反時には１０１１、１
００１の２通りのアドレスに不定値Ｘを書き込むタイミ
ング違反処理を行なうことになり、計４通りのアドレス
に不定値Ｘを書き込むタイミング違反処理を行なうこと
になる。

【００１４】しかし、このタイミング違反の例では、ア
ドレス信号ＡＤ［２］を除く３本のアドレス信号ＡＤ
［３］，ＡＤ［１］，ＡＤ［０］においてタイミング違
反が発生しているため、２³ ＝８通りのアドレス、すな
わち、“００００”、“０００１”、“００１０”、
“００１１”、“１０００”、“１００１”、“１０１
０”、“１０１１”に不定値Ｘを書き込むタイミング違
反処理を行なわなければならないが、従来例のタイミン
グ違反処理によるＲＡＭセルのデータの違いを示した図
１４（ａ）および（ｂ）を参照すると、不定値Ｘを書込
まなければならない８通りのアドレス（図１４（ｂ）に
対し４通りしか書き込まれず（図１４（ａ）、不定値Ｘ
を書込まなければならないアドレスに不足が生じる。

【００１５】上述したように、不定値Ｘを書き込まなけ
ればならないアドレスを全て網羅することができないた
め、従来のＲＡＭモデルでは、アドレス信号とクロック
信号とのタイミング違反時に全アドレスに対して不定値
Ｘを書き込むタイミング違反処理を実行している。

【００１６】従来例のタイミング違反処理フローを示し
た図１５を参照すると、入力信号や内部ノードなどの変
化イベントを検出するステップＡ１と、タイミングチェ
ックを行いタイミングチェック対象端子でない場合およ
びタイミング違反でない場合はステップＡ３へ移るステ
ップ２Ａと、定義された動作記述に基づき、回路内部の
状態、および出力変化を演算するステップＡ３と、ステ
ップＡ３での出力変化に対し、定義された遅延情報を与
えるステップＡ４と、ステップＡ３およびステップＡ４
から得た情報を合わせて結果出力を行うステップＡ６に
対するスケジュールを行うステップＡ５、それを受け
て、与えられた入力信号の変化に対する結果を出力する
ステップＡ６と、を有する。

【００１７】ステップＡ２の詳細なフローチャートをし
た図１６を参照すると、ステップＡ２の詳細ステップ
は、ステップＡ１で検出したイベントがタイミングチェ
ック対象端子か否かを判断しタイミングチェック対象端
子でない場合はステップＡ３へ進み、イベントがタイミ
ングチェック対象である場合は、ステップＣ２へ進むス
テップＣ１と、タイミングチェック対象の端子の場合は
タイミングスペック値を読み込むステップＣ２と、２つ
のイベント間の時間差を算出するステップＣ３と、算出
した時間差とタイミングスペックを比較し、タイミング
違反判定を行い、タイミング違反を検出しない場合はス
テップＡ３に移り、ステップＡ２においてタイミング違
反を検出する場合はステップＣ５へ進むステップＣ４
と、検出したタイミング違反の違反メッセージを出力す
るステップＣ５と、全アドレスに対してＸを書き込み、
ステップＡ４へ移るステップＣ６と、からなる。

【００１８】ステップＣ６における処理に基づきステッ
プＡ４ではステップＣ６の処理に対する遅延情報を得る
とともに、ステップＡ５ではステップＣ６における処理
結果とステップＡ４で得た遅延情報から出力結果をスケ
ジュールする。ステップＡ６では、ステップＡ５におい
てスケジュールされた処理を結果として出力する。

【００１９】

【発明が解決しようとする課題】上述した従来技術の処
理方法では、アドレス信号およびクロック信号間がタイ
ミング違反の状態にあるとき、そのタイミングチェック
処理におけるステテップＡ２においては、全アドレスに
対してタイミング違反処理を実行していた。そのため、
タイミング違反に無関係なアドレスに対しても違反処理
を実行してしまうことになり、ＲＡＭ部の出力を処理す
る後段回路には必ずＲＡＭ部のタイミングチェック処理
で設定した不定値Ｘが伝搬してしまい、１回のタイミン
グチェック処理ではＲＡＭ部の後段回路の検証が不可能
であるという問題点がある。

【００２０】ここで、図１５の処理フローを基に、Ｓｅ
ｔｕｐタイムのタイミング違反、Ｈｏｌｄタイムのタイ
ミング違反それぞれについて理想の処理の実現可否につ
いて説明する。

【００２１】まず、Ｓｅｔｕｐタイム違反の場合を検討
すると、Ｓｅｔｕｐタイムがスペック内ならばアドレス
端子の電位変化はクロック端子の電位が変化する前でな
ければならないが、タイミング違反を起こしているとき
はアドレス端子の電位変化後にクロック端子電位が変化
するため、クロック変化時刻にタイミング違反が発生す
ることになる。

【００２２】したがって、タイミング違反がクロック変
化時刻と同時刻に発生するため、違反を起こしたアドレ
ス端子を検出することにより、後述する図１のステップ
Ａ２１１、Ａ２１２と同様の処理で理想のタイミング違
反処理の実行が可能である。

【００２３】すなわち、Ｓｅｔｕｐ違反の場合は、アド
レス信号の変化をクロック信号の変化タイミングで一括
して見ることができるため、バスの変化として扱うこと
ができる。

【００２４】しかし、Ｈｏｌｄタイム違反の場合は、Ｈ
ｏｌｄタイムがスペックを守っているならば、アドレス
端子の電位変化はクロック端子の電位が変化しスペック
期間を経過した後でなければならないが、タイミング違
反を起こしているときはクロック端子の電位変化後のス
ペック期間内に各アドレス端子の電位が変化する。その
ため、各アドレス端子の電位が同時刻に変化する場合を
除いて、前述した理由から対象アドレスを正確に求める
ことができない。

【００２５】したがって、Ｈｏｌｄタイム違反の場合
は、タイミングスペックｔｈ期間の後の期間などには必
ずしもイベントが発生しないため、アドレス信号の変化
をバスの変化として扱うことができず、イベントドリブ
ン方式の論理シミュレータでは処理が不可能であった。

【００２６】発明の目的は、上述した従来の欠点に鑑み
なされたものであり、タイミング違反を起こしているア
ドレスに対してのみ違反処理を実行することにより、１
回のタイミングチェック処理でＲＡＭ部の後段回路の検
証が可能になり、シミュレーション時間の短縮およびシ
ミュレーション回数の減少による回路検証時間の短縮を
実現するタイミング検証方法を提供することにある。

【００２７】

【課題を解決するための手段】本発明の半導体装置内蔵
ＲＡＭ部のタイミング検証方法は、イベントドリブン方
式を用いた論理シミュレーション装置に適用される半導
体装置内蔵ランダムアクセスメモリ部のタイミング検証
方法において、前記タイミング検証の対象回路に含まれ
るランダムアクセスメモリブロックの入力端子でアドレ
ス信号とクロック信号とのタイミング違反を検出するタ
イミングチェック処理を実行する場合であって、前記入
力端子がタイミングチェック対象端子であれば前記クロ
ック信号の変化イベント発生タイミングに合わせて架空
のイベント発生としての仮想イベントをスケジュール
し、前記入力端子毎に異なった時刻に変化するアドレス
端子の変化イベント発生タイミングと前記クロック信号
の変化イベント発生タイミングとの時間差を算出し、算
出した時間差と予め定めたタイミングスペックとを比較
し、比較結果の値が前記タイミングスペックよりも小さ
ければ前記タイミング違反として判定するとともに違反
アドレス端子として記憶し、前記仮想イベントが発生す
ると、その時のアドレス信号と記憶した前記違反アドレ
ス端子から前記タイミング違反に関わった前記タイミン
グチェック対象端子の対象アドレスを求め、その対象ア
ドレスにのみタイミング違反処理を行うことを特徴とす
る。

【００２８】また、前記違反対象アドレスにのみ違反処
理を実行することで、前記タイミング違反後、ランダム
アクセスメモリ部の後段回路への影響を抑制し、同一シ
ミュレーションにおいて前記後段回路まで検証を続行す
ることができる。

【００２９】さらに、前記タイミング違反時に、全アド
レスのうち違反対象アドレスにのみ不定値Ｘを書き込む
ことにより、前記後段回路の回路検証では前記タイミン
グ違反を解消するための回路修正を施すこと無く不定値
Ｘが書き込まれていない残りのアドレスのみを対象に回
路検証を実行することもできる。

【００３０】さらに、前記タイミング違反時に、全アド
レスのうち違反対象アドレスにのみ不定値Ｘを書き込
み、残りのアドレスのみを対象に回路検証を実行するこ
とによりシミュレーション回数を抑制することもでき
る。

【００３１】さらにまた、前記ランダムアクセスメモリ
部でアドレス信号およびクロック信号間に前記タイミン
グ違反が発生した場合でも、前記ランダムアクセスメモ
リ部の違反対象外のアドレスには不定値Ｘを書き込まな
いことで違反対象外のアドレスからは確定値を読み出す
ことにより、１回目のシミュレーションで前記ランダム
アクセスメモリ部の前記後段回路で発生する前記タイミ
ング違反も検出することもできる。

【００３２】また、前記タイミングチェック処理は、前
記タイミング検証の対象回路のネットリストおよび評価
パターンを記憶する入力手段と、各イベントに対する処
理を制御するデータ処理手段と、前記ネットリスト対象
の論理モデル群の動作を予め定義したデータが記憶され
る論理モデル記憶手段および前記論理モデル群の遅延情
報とタイミングスペックを定義した遅延ライブラリから
なる動作定義記憶手段と、前記データ処理手段からのシ
ミュレーション結果を出力する出力手段とにより、前記
対象回路内の前記ランダムアクセスメモリ・ブロックに
おける入力信号および内部ノード等のイベントを検出す
る第１ステップと、この第１ステップで検出したイベン
トがタイミング違反であるかを判定し、タイミング違反
を検出しない場合は、何も処理せずに次ステップに移行
し、タイミング違反を検出しない場合は前記タイミング
違反処理をする第２ステップと、予め定義された動作記
述に基づき、前記対象回路内部の状態および前記対象回
路の出力変化をスケジュールする第３ステップと、この
第３ステップおよび前記第２ステップの前記出力変化に
対して予め定義された遅延情報を与える第４ステップ
と、この第４ステップで処理された出力結果と前記第２
ステップで得た前記遅延情報からタイミングチェック結
果出力をスケジュールする第５ステップと、この第５ス
テップのスケジューリングに従い前記第３ステップおよ
び前記第４ステップから得た情報を合わせてシミュレー
ション結果出力を行う第６ステップと、を備える。

【００３３】また、前記タイミング違反処理は、前記タ
イミング違反の判定により前記ランダムアクセスメモリ
・ブロックの前記アドレス端子と前記クロック端子にお
いて前記タイミング違反を検出した場合は、検出したイ
ベントがスケジュールされた前記仮想イベントであるか
を判定する第７ステップと、前記仮想イベントではない
場合は、そのイベントが前記タイミングチェック対象端
子であるかを判定する第８ステップと、前記タイミング
チェック対象端子ではない場合は、第３前記ステップへ
移行する第９ステップと、前記タイミングチェック対象
端子である場合は、前記クロック信号の変化イベントで
あるかを判定する第１０ステップと、前記クロック信号
の変化イベントであれば、前記クロック信号の変化時刻
を記憶する第１１ステップと、前記アドレス端子と前記
クロック端子に対する前記タイミング違反の判定基準と
なるスペック値を読み込む第１２ステップと、前記スペ
ック値の読み込み後に前記仮想イベントをスケジュール
する第１３ステップと、前記クロック信号の変化イベン
トではないと判定された場合は、前記アドレス端子の変
化時刻と第１１ステップで記憶した前記クロック端子の
変化時刻との時間差を算出する第１４ステップと、前記
クロック信号の変化イベント時に前記第１２ステップで
読み込んだ前記タイミング違反の判定基準となるスペッ
ク値と前記第１４ステップで求めた時間差を比較し、前
記タイミング違反かどうか判定し、前記タイミング違反
と判定されない場合は前記第３ステップへ移行し、前記
タイミング違反と判定された場合は、次の第１６ステッ
プへ移行する第１５ステップと、前記タイミング違反の
メッセージを出力する第１６ステップと、前記タイミン
グ違反を起こした前記アドレス端子を記憶し、前記第１
ステップへ移行する第１６テップと、前記第７ステップ
において前記仮想イベントと判定された場合は、記憶さ
れた違反アドレス端子の信号値を不定値Ｘに置き換える
第１７ステップと、前記第１７ステップにおいて前記違
反アドレス端子の信号値を不定値Ｘに置き換えたアドレ
スから対象アドレスを求める第１８ステップと、前記不
定値Ｘの信号値に論理レベルの“０”、“１”を順番に
当てはめることにより、前記不定値Ｘに置き換えた端子
数ｎ（ｎは整数）を指数とする２ⁿ 分の対象アドレスを
求め、その求めた対象アドレスに前記不定値Ｘを書き込
み、前記第４ステップへジャンプする第１９ステップ
と、を有する。

【００３４】本発明の他の特徴は、イベントドリブン方
式を用いた論理シミュレーションが適用される半導体装
置内蔵ランダムアクセスメモリ部のタイミング検証方法
において、前記タイミング検証の対象回路に含まれる非
同期式のランダムアクセスメモリブロックのランダムア
クセスメモリブロックの入力端子でライトイネーブル信
号とアドレス信号とのタイミング違反であるノーチェン
ジスペック違反を検出するタイミングチェック処理を実
行する場合であって、前記端子がタイミングチェック対
象端子であれば前記ライトイネーブル信号の変化イベン
ト発生タイミングに合わせて架空のイベント発生として
の仮想イベントをスケジュールし、前記端子毎に異なっ
た時刻に変化するアドレス端子の変化イベント発生タイ
ミングと前記ライトイネーブル信号の変化イベント発生
タイミングとの時間差を算出し、算出した時間差と予め
定めたタイミングスペックとを比較し、比較結果の値が
前記タイミングスペックよりも小さければ前記ノーチェ
ンジスペック違反として判定し、違反した違反アドレス
端子として記憶し、前記仮想イベントが発生すると、そ
の時のアドレス信号と記憶した前記違反アドレス端子か
ら前記ノーチェンジスペック違反に関わった前記タイミ
ングチェック対象端子の対象アドレスを求め、その対象
アドレスにのみタイミング違反処理を行うことを特徴と
する半導体装置内蔵ランダムアクセスメモリ部のタイミ
ング検証方法。

【００３５】また、前記クロック信号に関する処理部分
をライトイネーブル信号に置き換えることにより、前記
タイミング違反に代えて、非同期式のランダムアクセス
メモリブロックにおける前記アドレス信号と前記ライト
イネーブル信号間のタイミング違反であるノーチェンジ
スペック違反を適用し、前記ノーチェンジスペック違反
時の処理を実行することもできる。

【００３６】本発明のさらに他の特徴は、半導体装置内
蔵ランダムアクセスメモリ部のタイミング検証をするイ
ベントドリブン方式の論理シミュレーション装置におい
て、設計した前記半導体装置の回路構成を示すネットリ
スト記憶部と前記半導体装置の評価パターン記憶部とか
らなる入力手段と、イベント検出時の前記検証動作を予
め定義した論理動作定義部と前記イベントが予め定めた
スペックに対しタイミング違反をしていれば仮想イベン
トを発生させる仮想イベント発生部と前記タイミング違
反時の前記検証動作を予め定義したタイミング違反動作
定義部とをそれぞれ記憶する論理モデル記憶部並びに前
記論理モデルの遅延情報およびタイミングスペック値を
定義した遅延ライブラリで構成する動作定義記憶手段
と、前記入力部からの評価パターンにもとづき入力信号
の変化を検出するイベント検出部とこのイベント検出部
で検出したイベントがタイミングチェック対象端子であ
りクロック信号が変化していればその変化時刻を記憶す
るとともに前記スペック値を読み込みこのスペック値の
期間経過後に前記仮想イベント発生部で定義された動作
に基づき前記仮想イベント発生をスケジュールするスケ
ジューリング手段と前記タイミング違反であれば違反メ
ッセージを出力し違反端子を記憶させるための制御を実
行するタイミング違反処理手段とから構成するデータ処
理手段と、このデータ処理部の結果をファイルへ出力す
る出力部とから構成することにある。

【００３７】

【発明の実施の形態】まず本発明の概要を説明すると、
タイミング検証の対象回路に含まれるＲＡＭブロックの
入力端子でアドレス信号とクロック信号とのタイミング
違反を検出するためのタイミングチェック処理を実行す
る場合であって、その入力端子がタイミングチェック対
象端子であれば、クロック信号の変化イベント発生タイ
ミングに合わせて架空のイベント発生としての仮想イベ
ントをスケジュールする。

【００３８】そして、入力端子毎に異なった時刻に変化
するアドレス端子の変化イベント発生タイミングとクロ
ック信号の変化イベント発生タイミングとの時間差を算
出し、算出した時間差と予め定めたタイミングスペック
とを比較する。

【００３９】比較結果の値がタイミングスペックよりも
小さければタイミング違反として判定し、違反した違反
アドレス端子として記憶する。

【００４０】仮想イベントが発生すると、その時のアド
レス信号と記憶した違反アドレス端子からタイミング違
反に関わったタイミングチェック対象端子の対象アドレ
スを求め、その対象アドレスにのみタイミング違反処理
を行うものである。

【００４１】次に、本発明の第１の実施の形態を図面を
参照しながら説明する。先ず第１の実施の形態を適用す
る一例のシステム構成を示した図１を参照すると、ここ
で適用するイベントドリブン方式の論理シミュレーショ
ン装置は、設計した半導体装置の回路構成を示すネット
リスト１１と半導体装置の評価パターン１２とからなる
入力手段である入力部１と、イベント検出時の検証動作
を予め定義した論理動作定義部２１１とイベントがクロ
ック変化であれば仮想イベントを発生させる仮想イベン
ト発生部２１２とタイミング違反時の検証動作を予め定
義したタイミング違反動作定義部２１３とをそれぞれ記
憶する論理モデル２１並びに論理モデル２１の遅延情報
およびタイミングスペック値を定義した遅延ライブラリ
２２で構成し、後述するデータ処理部からの命令（入力
信号値など）を受け取り、各定義にしたがった結果をデ
ータ処理部へ返す動作定義記憶手段である動作定義部２
と、入力部１からの評価パターン１２にもとづき入力信
号の変化を検出するイベント検出部３１とこのイベント
検出部３１で検出したイベントがタイミングチェック対
象端子でありクロック信号が変化していればその変化時
刻を記憶するとともにスペック値を読み込みこのスペッ
ク値の期間経過後に仮想イベント発生部２１２で定義さ
れた動作に基づき仮想イベント発生をスケジュールする
スケジューリング手段３２とタイミング違反であれば違
反メッセージを出力し違反端子を記憶させるための制御
を実行するタイミング違反処理手段３３とから構成する
データ処理手段であるデータ処理部３と、このデータ処
理部３の結果をファイルへ出力する出力部４とから構成
する。

【００４２】上述したシステム構成におけるタイミング
違反処理のフローを説明する。初めに各ステップの概略
を、第１の実施形態の処理フローチャートを示した図２
および第２ステップＡ２のタイミングチェック処理の詳
細なフローチャートを示した図３をそれぞれ参照しなが
ら説明すると、第１ステップＡ１は、対象回路内の内部
セルであるＲＡＭブロックにおける入力信号および内部
ノード等のイベントを検出する。

【００４３】第２ステップＡ２では、第１ステップＡ１
で検出したイベントがタイミング違反であるかを判定
し、タイミング違反を検出しない場合は、何も処理せず
に次の第３ステップＡ３に移行し、タイミング違反を検
出した場合はタイミング違反処理を実行する。

【００４４】第３ステップＡ３は、予め定義された動作
記述に基づき論理演算を行い、検証対象回路内部の状態
および検証対象回路の出力信号変化をスケジュールす
る。

【００４５】第４ステップＡ４は、第３ステップＡ３お
よび第２ステップＡ２の出力変化に対して予め定義され
た遅延情報を与える。

【００４６】第５ステップＡ５は、第３ステップＡ３で
処理された出力結果と第４ステップＡ４で得た前記遅延
情報からシミュレーション結果出力をスケジュールす
る。第６ステップＡ６は、第５ステップＡ５のスケジュ
ーリングに従い第３ステップＡ３および第４ステップＡ
４から得た情報を合わせてタイミングチェック結果出力
を行うものである。

【００４７】次に、上述した第２ステップＡ２のタイミ
ングチェック処理（タイミング違反処理）において、Ｒ
ＡＭブロックのアドレス端子とクロック端子においてＨ
ｏｌｄタイミング違反を検出した場合についてさらに詳
細なフローで説明する。

【００４８】図３を参照すると、上述したステップＡ１
のイベント検出を受け、ステップＡ２０１では、検出し
たイベントがスケジュールされた仮想イベントであるか
を判定する。

【００４９】ステップＡ２０２では、判定の結果が仮想
イベントではない場合は、そのイベントがタイミングチ
ェック対象端子であるか否かを判定する。

【００５０】ステップＡ２０３では、判定の結果がタイ
ミングチェック対象端子ではない場合は、前述したステ
ップＡ３へ移行する。

【００５１】ステップＡ２０３では、判定の結果がタイ
ミングチェック対象端子である場合は、クロック信号の
変化イベントであるかを判定する。

【００５２】ステップＡ２０４では、判定の結果がクロ
ック信号の変化イベントであれば、クロック信号の変化
時刻を記憶する。

【００５３】ステップＡ２０５では、アドレス端子とク
ロック端子に対するタイミング違反の判定基準となるス
ペック値を読み込む。

【００５４】ステップＡ２０６では、スペック値後に仮
想イベントをスケジュールする。

【００５５】ステップＡ２０７では、クロック信号の変
化イベントではないと判定された場合は、前述したアド
レス端子の変化時刻とステップＡ２０４で記憶したクロ
ック端子の変化時刻との時間差を算出する。

【００５６】ステップＡ２０８では、クロック信号の変
化イベント時にステップＡ２０５で読み込んだタイミン
グ違反の判定基準となるスペック値とステップＡ２０７
で求めた時間差を比較してタイミング違反かどうかを判
定する。その結果、タイミング違反と判定されない場合
はステップＡ３へ移行し、タイミング違反と判定された
場合は次のステップＡ２０９へ移行する。

【００５７】ステップＡ２０９では、タイミング違反の
メッセージを出力するとともに、ステップＡ２１０で
は、タイミング違反を起こしたアドレス端子を記憶し、
ステップＡ１へ移行する。

【００５８】ステップＡ２１１では、ステップＡ２０１
において仮想イベントと判定された場合は、記憶された
違反アドレス端子の信号値を不定値Ｘに置き換える。

【００５９】ステップＡ２１２では、ステップＡ２１１
において違反アドレス端子の信号値を不定値Ｘに置き換
えたアドレスから対象アドレスを求める。

【００６０】ステップＡ２１２では、不定値Ｘの信号値
に論理レベルの“０”、“１”を順番に当てはめること
により、不定値Ｘに置き換えた端子数ｎ（ｎは整数）を
指数とする２ⁿ 分の対象アドレスを求め、その求めた対
象アドレスに不定値Ｘを書き込み、ステップＡ４へジャ
ンプする。

【００６１】次に、ステップＡ２１３の処理を受けてス
テップＡ４では、遅延ライブラリ２１から得た遅延値情
報を付加する。

【００６２】ステップＡ５では、ステップＡ２１２で処
理された出力結果とステップＡ４で得た遅延情報から結
果出力をスケジュールする。

【００６３】最後に、ステップＡ６において、ステップ
Ａ５でスケジュールされた結果をファイル等へ出力す
る。

【００６４】次に、上述したステップに沿って、図１、
図２および図３と、同期式１ＰＯＲＴ ＲＡＭ単体のシ
ンボルを示す図４と、同期式１ＰＯＲＴ ＲＡＭの真理
値表を示した図５と、本発明で解決できるアドレスおよ
びクロックのＨｏｌｄ違反の一例をタイミングチャート
で示した図６とをそれぞれ併せて参照しながらさらに詳
述する。なお、動作説明に用いる回路は、同期式１ＰＯ
ＲＴ ＲＡＭ単体で構成した回路データとし、データ入
力端子４１とアドレス端子４２とクロック端子４３とラ
イトイネーブル端子４４とデータの出力端子４５とを有
する。

【００６５】アドレスＡＤ［３：０］は４ビットのデー
タとする。また、説明を容易にするために、ここでは出
力端子４５へ出力される出力信号ＤＯに対する遅延は考
慮しないことにする。

【００６６】図５を参照すると、ライトイネーブル信号
がハイレベルであれば、データ入力ＤｉｎをクロックＣ
ＬＫの立ち上がりタイミングでアドレス信号ＡＤｎの指
す番地に記憶し、記憶したデータＤｉｎを出力する。

【００６７】ライトイネーブル信号がロウレベルであれ
ば、データ入力Ｄｉｎには無関係で、クロックＣＬＫの
立ち上がりタイミングでアドレス信号ＡＤｎの指す番地
に記憶したデータを出力する。

【００６８】クロックＣＬＫがロウレベルであれば、ラ
イトイネーブル信号とデータ入力Ｄｉｎとアドレス信号
ＡＤｎとには無関係で、データ出力は前の状態を保持す
る。

【００６９】図６を参照すると、この図に示したタイミ
ングチャートでは、データ入力Ｄｉｎを例えばデータ値
“Ｃ”として入力し、アドレス信号ＡＤ［３：０］はタ
イミングチャートの欄外に引き出して示したように、Ａ
Ｄ［０］がロウレベルからハイレベルへ変化し、ＡＤ
［１］がハイレベルからロウレベルへ変化し、ＡＤ
［２］がロウレベル一定、ＡＤ［３］がロウレベルから
ハイレベルへ変化し、それぞれの変化タイミングは図中
の矢印で示したように、変化タイミングが左右方向に変
動すことを示す。

【００７０】クロック信号ＣＬＫのロウレベルからハイ
レベルへの立ち上がりタイミング、例えば１００ｎｓｅ
ｃから１０２ｎｓｅｃの２ｎｓｅｃ期間がＨｏｌｄスペ
ックで規定した期間である。

【００７１】仮想イベントはＨｏｌｄスペック期間が終
わるタイミング１０２ｎｓｅｃの時ワンショットパルス
として発生される。ライトイネーブル信号ＷＥＮは、ハ
イレベルで書込みモードになりロウレベルで読み出しモ
ードになる。データ出力ＤＯは、本発明の実施形態およ
び従来例を比較のために記載してある。

【００７２】上述した図面を参照しながら検証フローに
沿って動作を説明する。先ずタイミング違反が起きない
ときの処理から説明すると、始めに時刻１００ｎｓｅｃ
でクロック信号ＣＬＫが立ち上がるので、図２のステッ
プＡ１ではデータ処理部３のイベント検出手段３１によ
りイベントとして検出する。

【００７３】ステップＡ２０１ではクロック信号ＣＬＫ
が立ち上がりにより仮想イベントではないと判定される
ので、ステップＡ２０２に移行する。

【００７４】ステップＡ２０２では、クロック端子の変
化であるためタイミングチェック対象端子であるとデー
タ処理部３で判定され、ステップＡ２０３へ移行する。

【００７５】ステップＡ２０３でも当該イベントはクロ
ック変化とデータ処理部３で判定され、ステップＡ２０
４でクロック変化時の時刻１００ｎｓｅｃを動作定義部
２に記憶する。

【００７６】ステップ２０５ではイベントスケジューリ
ング３２が当該ＲＡＭのＨｏｌｄスペックである２ｎｓ
ｅｃを読み込み、ステップＡ２０６で仮想イベントのワ
ンショットパルスを２ｎｓｅｃ後にスケジュールし出力
する。

【００７７】このとき、Ｓｅｔｕｐタイミング違反は発
生しないため、ステップＡ３、Ａ４、Ａ５、Ａ６によ
り、出力端子４５へ出力データＤＯとして確定値Ｄｉｎ
＝Ｃを出力する。

【００７８】その後、図６では、ＡＤ［３：０］変化す
ると、データ処理部３においてステップＡ２により、タ
イミングチェック判定に入る。ただし、ここで、ＡＤ
［３］、ＡＤ［１］、ＡＤ［０］はＨｏｌｄタイミング
違反として、前述したようにそれぞれ異なる時刻に変化
しているものとする。

【００７９】ステップＡ２０１では、アドレス端子のＨ
ｏｌｄタイミング違反の変化であるため、データ処理部
３のスケジューリング３２において仮想イベントとは判
定されず、ステップＡ２０２へ移行する。

【００８０】ステップＡ２０２では、データ処理部３の
スケジューリング３２においてタイミングチェック対象
端子の変化であると判定され、ステップＡ２０３へ移行
する。ステップＡ２０３では、データ処理部３のスケジ
ューリング３２においてクロック信号の変化イベントで
はないと判定され、ステップＡ２０７へ移行する。

【００８１】ステップＡ２０７では、動作定義部２に記
憶されたクロック変化時刻とアドレス変化時刻との時間
差を算出する。この場合、Ｈｏｌｄスペックである２ｎ
ｓｅｃ内はアドレスを維持する必要があるにもかかわら
ずこの２ｎｓｅｃ内でＡＤ［３］、ＡＤ［１］、ＡＤ
［０］がそれぞれハイレベルまたはロウレベルに変化し
ているため、ステップＡ２０８では動作定義部２のスケ
ジューリング３２によりＨｏｌｄタイミング違反と判定
される。そのため、ステップＡ２０９においてタイミン
グ違反処理部３３により違反メッセージが出力され、ス
テップＡ２１０において違反アドレス端子名が動作定義
部２のアドレス記憶部に記憶される。

【００８２】次に、時刻１０２ｎｓｅｃで、ステップＡ
２０６を実行することによって仮想イベント発生部２１
２によりスケジュールされた仮想イベントが発生する
と、ステップＡ２１１とステップＡ２１２において対象
アドレスが求められ、そのアドレスに対してのみＸを書
込み、ステップＡ４でＲＡＭの遅延ライブラリ２２から
出力に対する遅延情報を得て、ＲＡＭの出力に対するス
ケジュールにこの遅延情報を与える。つまり、ＲＡＭの
遅延情報がＲＡＭの出力のスケジュールに作用する。た
だし、ここでは、前述したように遅延を考慮しないとし
ているため“０”遅延である。ステップＡ５においてス
ケジュールした結果をステップＡ６において出力する。

【００８３】時刻１１０ｎｓｅｃにおける２回目のクロ
ックの立ち上がりでは、ＷＥＮ＝０であるため、データ
書き込みは行わず、データ読み出しのみ実行される。こ
の時のアドレスは、タイミング違反に無関係なアドレス
であるため、出力端子４５のデータ出力ＤＯには予めＲ
ＡＭに書込まれている確定値Ｅが出力される。

【００８４】上述したように本発明の実施形態によれ
ば、従来、不定値Ｘを書込むというタイミング違反処理
を全アドレスに実行していたが、本手法により違反対象
アドレスにのみ違反処理を実行でき、処理が軽減される
ため、シミュレーション時間短縮およびシミュレーショ
ン回数の減少による回路検証時間の短縮の効果がある。

【００８５】従来例と本発明の実施例によるシミュレー
ション実行時間の比較調査結果を示した図７を参照する
と、例えば４ｂｉｔ，５１２ｗｏｒｄのＲＡＭを１０個
直列に接続した回路の場合は、従来例が３．２１ｓｅｃ
であるのに対し本実施形態では２．９９ｓｅｃである。
また、ＲＡＭ２個を含む実使用の回路では、従来例が５
６６．７６ｓｅｃであるのに対し本実施形態では５６
０．７７ｓｅｃであることを示している。

【００８６】なお、この比較結果で示す時間は、Ｖｅｒ
ｉｌｏｇ−ＸＬ実行時で、Ｒｕｓａｇｅコマンド結果の
リアルタイムを表す。この比較結果から、本発明により
処理時間が短縮されていることがわかる。

【００８７】また、本実施形態の効果は、シミュレーシ
ョン回路に含まれるＲＡＭの個数が多い程、より効果が
大きくなる。

【００８８】さらに、タイミング違反対象アドレスにの
みタイミング違反処理を実行するため、タイミング違反
後、ＲＡＭ部の後段回路への影響が少なくなり、同一シ
ミュレーションにおいて後段回路の検証まで続行でき
る。

【００８９】従来は、タイミング違反時に全アドレスに
不定値Ｘを書き込んでいたため、ＲＡＭ部の後段回路へ
必ず不定値Ｘが伝搬し、回路修正を施さなければＲＡＭ
部より後段の回路検証を実行できなかった。

【００９０】しかし、本実施形態の方法によれば、タイ
ミング違反対象アドレスのみ不定値Ｘを書き込んでいる
ため、タイミング違反対象外のアドレスを読み出すこと
により後段回路の検証が可能となる。

【００９１】したがって、本実施形態の方法を用いるこ
とによりシミュレーション回数を低減させ、全体の回路
検証時間を短縮できる。

【００９２】１度のシミュレーションに４８時間要する
回路での実施例と従来例の検証時間の差の調査結果を示
した図８を参照すると、１回目のシミュレーション後タ
イミング違反により１日目の回路修正を施し２回目のシ
ミュレーションを実行したところまでの所要時間は同等
であるが、従来例の場合はさらに回路修正を施さないと
後段回路のシミュレーションが実行できないので、その
時間差は約７０時間も短縮された一例である。

【００９３】すなわち、本実施形態では、ＲＡＭ部でア
ドレスおよびクロック間にタイミング違反が発生した場
合でも、ＲＡＭ部のタイミング違反対象外のアドレスか
らは確定値を読み出すことができるため、１回目のシミ
ュレーションでＲＡＭ部の後段回路で発生するタイミン
グ違反を検出できる。

【００９４】これに対し、従来例では、ＲＡＭ部から後
段回路へは不定値Ｘのみ伝搬するため、ＲＡＭ部後段回
路でのタイミング違反を検出するには、ＲＡＭ部でのタ
イミング違反を解消するために回路修正後、２回目のシ
ミュレーションによって検出可能である。

【００９５】そのため、従来技術では、２回目のシミュ
レーション後、再び回路修正を施し、再度シミュレーシ
ョンを実行しなければならない。

【００９６】したがって、このようなＲＡＭ部の後段で
１度だけタイミング違反が発生するような回路において
もシミュレーション回数および回路検証時間に大きな差
が生じるため、現在、ますます大規模化する回路設計に
おいては多大なる効果が期待できる。

【００９７】次に第２の実施形態を説明する。本発明の
タイミング検証方法は、前述した同期式ＲＡＭのアドレ
スおよびクロック間のタイミングチェックに限らず、非
同期式ＲＡＭのタイミングチェックにも適用できる。

【００９８】ただし、基本的に非同期式ＲＡＭにはクロ
ック端子は存在せず、図９に示した真理値表に従い動作
するので、アドレスおよびクロック間のタイミングスペ
ックは存在しない。

【００９９】つまり、ライトイネーブル信号ＷＥＮが
“１”の時は、アドレス変化は禁止され、指定されたア
ドレスのＲＡＭ領域にデータ入力Ｄｉｎを書込み、デー
タ出力ＤＯもデータＤｉｎとなる。ライトイネーブル信
号が“０”の時は、データ入力Ｄｉｎに無関係に、指定
されたアドレスＡＤｎの内容を維持し、その維持データ
をデータの出力端子に出力する。

【０１００】しかし、非同期ＲＡＭには、一般的にＮｏ
ｃｈａｎｇｅと呼ばれるスペック期間が存在する。この
Ｎｏｃｈａｎｇｅのスペックを示した図１０を参照する
と、ライトイネーブル信号の立ち上がりタイミングの前
のｓｅｔｕｐスペック期間とライトイネーブル信号の立
ち下がりタイミングの後のＨｏｌｄスペック期間との間
がＮｏｃｈａｎｇｅ期間である。従って、このＮｏｃｈ
ａｎｇｅ期間の前後でアドレスを切り替えなければタイ
ミング違反となる。

【０１０１】そのため、前述した図２および図３に示す
同期式ＲＡＭの処理フローにおいて、クロック信号に関
する処理部分をライトイネーブル信号に置き換えること
により、アドレス信号とライトイネーブル信号間のＮｏ
ｃｈａｎｇｅ違反時の処理についても本発明を適用でき
る。

【０１０２】具体的に説明する。再び図２を参照する
と、第１ステップＡ１から第６ステップＡ６までは前述
の第１の実施形態と同じであるからここでの説明は省略
し、第２ステップＡ２において、ＲＡＭブロックのアド
レス端子とライトイネーブル端子においてＨｏｌｄ Ｓ
ｐｅｃのタイミング違反を検出した場合について説明す
る。

【０１０３】アドレスおよびライトイネーブルのＨｏｌ
ｄ違反の一例をタイミングチャートで示した図１１を併
せて参照すると、この図に示したタイミングチャートで
は、第１の実施形態同様に、データ入力Ｄｉｎを例えば
データ値“Ｃ”として入力し、アドレス信号ＡＤ［３：
０］はタイミングチャートの欄外に引き出して示したよ
うに、ＡＤ［０］がロウレベルからハイレベルへ変化
し、ＡＤ［１］がハイレベルからロウレベルへ変化し、
ＡＤ［２］がロウレベル一定、ＡＤ［３］がロウレベル
からハイレベルへ変化し、それぞれの変化タイミングは
図中の矢印で示したように、変化タイミングが左右方向
に変動すことを示す。

【０１０４】ライトイネーブル信号ＷＥＮのハイレベル
からロウレベルへの立ち下がりタイミング、例えば１０
０ｎｓｅｃから１０２ｎｓｅｃの２ｎｓｅｃ期間がＨｏ
ｌｄスペックで規定した２ｎｓｅｃの期間である。

【０１０５】仮想イベントはＨｏｌｄスペック期間が終
わるタイミング１０２ｎｓｅｃの時ワンショットパルス
として発生される。データ出力ＤＯは、本発明の実施形
態および従来例を比較のために記載してある。

【０１０６】上述した図面を参照しながら検証フローに
沿って動作を説明する。先ずタイミング違反が起きない
ときの処理から説明すると、始めに時刻１００ｎｓｅｃ
でライトイネーブル信号ＷＥＮが立ち下がるので、図２
のステップＡ１ではデータ処理部３のイベント検出手段
３１によりイベントとして検出する。

【０１０７】ステップＡ２０１ではライトイネーブル信
号ＷＥＮが立ち下がりにより仮想イベントではないと判
定されるので、ステップＡ２０２に移行する。

【０１０８】ステップＡ２０２では、ライトイネーブル
端子の電位変化であるためタイミングチェック対象端子
であるとデータ処理部３で判定され、ステップＡ２０３
へ移行する。

【０１０９】ステップＡ２０３でも当該イベントはライ
トイネーブル信号変化とデータ処理部３で判定され、ス
テップＡ２０４でライトイネーブル信号変化時の時刻１
００ｎｓｅｃを動作定義部２に記憶する。

【０１１０】ステップ２０５ではイベントスケジューリ
ング３２が当該ＲＡＭのＨｏｌｄスペックである２ｎｓ
ｅｃを読み込み、ステップＡ２０６で仮想イベントのワ
ンショットパルスを２ｎｓｅｃ後にスケジュールし出力
する。

【０１１１】このとき、Ｈｏｌｄタイミング違反は発生
しないため、ステップＡ３、Ａ４、Ａ５、Ａ６により、
出力端子４５へ出力データＤＯとして確定値Ｄｉｎ＝Ｃ
を出力する。

【０１１２】その後、図１１では、ＡＤ［３：０］の変
化タイミングが変化すると、データ処理部３においてス
テップＡ２により、タイミングチェック判定に入る。た
だし、ここで、ＡＤ［３］、ＡＤ［１］、ＡＤ［０］は
Ｈｏｌｄタイミング違反として、前述したようにそれぞ
れ異なる時刻に変化しているものとする。

【０１１３】ステップＡ２０１では、アドレス端子のＨ
ｏｌｄタイミング違反の変化であるため、データ処理部
３のスケジューリング３２において仮想イベントとは判
定されず、ステップＡ２０２へ移行する。

【０１１４】ステップＡ２０２では、データ処理部３の
スケジューリング３２においてタイミングチェック対象
端子の変化であると判定され、ステップＡ２０３へ移行
する。ステップＡ２０３では、データ処理部３のスケジ
ューリング３２においてライトイネーブル信号の変化イ
ベントではないと判定され、ステップＡ２０７へ移行す
る。

【０１１５】ステップＡ２０７では、動作定義部２に記
憶されたライトイネーブル変化時刻とアドレス変化時刻
との時間差を算出する。この場合、Ｈｏｌｄスペックで
ある２ｎｓｅｃ内はアドレスを維持する必要があるにも
かかわらずこの２ｎｓｅｃ内でＡＤ［３］、ＡＤ
［１］、ＡＤ［０］がそれぞれハイレベルまたはロウレ
ベルに変化しているため、ステップＡ２０８では動作定
義部２のスケジューリング３２によりＨｏｌｄタイミン
グ違反と判定される。そのため、ステップＡ２０９にお
いてタイミング違反処理部３３により違反メッセージが
出力され、ステップＡ２１０において違反アドレス端子
名が動作定義部２のアドレス記憶部に記憶される。

【０１１６】次に、時刻１０２ｎｓｅｃで、ステップＡ
２０６を実行することによって仮想イベント発生部２１
２によりスケジュールされた仮想イベントが発生する
と、ステップＡ２１１とステップＡ２１２において対象
アドレスが求められ、そのアドレスに対してのみＸを書
込み、ステップＡ４でＲＡＭの遅延ライブラリ２２から
出力に対する遅延情報を得て、ＲＡＭの出力に対するス
ケジュールにこの遅延情報を与える。ステップＡ５にお
いてスケジュールした結果をステップＡ６において出力
する。

【０１１７】時刻１１０ｎｓｅｃでは、ＷＥＮ＝０であ
るため、データ書き込みは行わず、データ読み出しのみ
実行される。この時のアドレスは、タイミング違反に無
関係なアドレスであるため、出力端子４５のデータ出力
ＤＯには予めＲＡＭに書込まれている確定値Ｅが出力さ
れる。

【０１１８】したがって、非同期式ＲＡＭにおいてもア
ドレスとライトイネーブル間のタイミング違反発生時、
違反対象アドレスを正確に求めることができ、同期式Ｒ
ＡＭの場合と同様の効果を得られる。

【０１１９】

【発明の効果】以上説明したように、本発明の半導体装
置内蔵ＲＡＭのタイミング検証方法は、タイミング検証
の対象回路に含まれるＲＡＭブロックの入力端子でアド
レス信号とクロック信号とのタイミング違反を検出する
タイミングチェック処理を実行する場合であって、ＲＡ
Ｍブロックの入力端子がタイミングチェック対象端子で
あればクロック信号の変化イベント発生タイミングに合
わせて架空のイベント発生としての仮想イベントをスケ
ジュールし、端子毎に異なった時刻に変化するアドレス
端子の変化イベント発生タイミングとクロック信号の変
化イベント発生タイミングとの時間差を算出し、算出し
た時間差と予め定めたタイミングスペックとを比較し、
比較結果の値が前記タイミングスペックよりも小さけれ
ばタイミング違反として判定し、違反した違反アドレス
端子として記憶し、仮想イベントが発生すると、その時
のアドレス信号と記憶した違反アドレス端子からタイミ
ング違反に関わったタイミングチェック対象端子の対象
アドレスを求め、その対象アドレスにのみタイミング違
反処理を行うので、シミュレーション時間短縮およびシ
ミュレーション回数の減少による回路検証時間の短縮の
効果が見込まれる。

【０１２０】つまり、従来、不定値Ｘを書込むというタ
イミング違反処理を全アドレスに実行していたが、本発
明の方法により違反対象アドレスにのみ違反処理を実行
でき、処理が軽減されるからである。

【０１２１】また、本効果は、シミュレーション回路に
含まれるＲＡＭの個数が多い程、より効果が大きくな
る。

【０１２２】さらに、違反対象アドレスにのみ違反処理
を実行するため、タイミング違反後、ＲＡＭ部の後段回
路への影響が少なくなり、同一シミュレーションにおい
て後段回路の検証まで続行できる。

【０１２３】したがって、本発明の検証方法を用いるこ
とによりシミュレーション回数を減少させ、全体の回路
検証時間を短縮できる。

【０１２４】また、ＲＡＭ部の後段で１度だけタイミン
グ違反が発生するような回路においてもシミュレーショ
ン回数および回路検証時間に大きな差が生じるため、現
在、ますます大規模化する回路設計においては多大なる
効果が期待できる。

【図面の簡単な説明】

【図１】本発明のタイミング検証方法を適用する論理シ
ミュレーション装置のシステム構成図である。

【図２】第１の実施形態におけるタイミング検証のフロ
ーチャートである。

【図３】第２ステップＡ２のタイミングチェック処理の
詳細なフローチャートである。

【図４】同期式１ＰＯＲＴ ＲＡＭ単体のシンボルを示
す図である。

【図５】同期式１ＰＯＲＴ ＲＡＭの真理値表である。

【図６】本発明で解決できるアドレスおよびクロックの
Ｈｏｌｄ違反の一例を示すタイミングチャートである。

【図７】本発明および従来例のシミュレーション実行時
間を比較した図である。

【図８】本発明および従来例のタイミング検証実行結果
を比較した図である。

【図９】第２の実施形態における非同期式ＲＡＭの真理
値表を示す図である。

【図１０】非同期式ＲＡＭにおけるタイミングスペック
を説明するためのタイミングチャートである。

【図１１】アドレスおよびライトイネーブルのＨｏｌｄ
違反の一例を示すタイミングチャートである。

【図１２】（ａ）セットアップタイム説明用のタイミン
グチャートである。 （ｂ）ホールドタイム説明用のタイミングチャートであ
る。

【図１３】従来例におけるタイミング違反を説明するた
めのタイミングチャートである。

【図１４】従来例のタイミング違反処理によるＲＡＭセ
ルの不定値Ｘの書込み状態を示した図である。

【図１５】従来例の動作説明用のフローチャートであ
る。

【図１６】ステップＡ２の詳細なフローチャートであ
る。

【符号の説明】

１ 入力部 ２ 動作定義部 ３ データ処理部 ４ 出力部 １１ ネットリスト １２ 評価パターン ２１ 論理モデル ２２ 遅延ライブラリ ３１ イベント手段 ３２ スケジューリング手段 ３３ タイミング違反処理手段 ４１ データ入力端子 ４２ アドレス端子 ４３ クロック端子 ４４ ライトイネーブル端子 ４５ 出力端子 ２１１ 論理動作定義部 ２１２ 仮想イベント発生部 ２１３ タイミング違反動作定義部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA07 AC09 AD06 AE08 AG07 5B018 GA06 GA10 HA31 KA01 MA32 RA13 5B046 AA08 BA02 BA03 JA03 JA05

Claims (10)

【特許請求の範囲】
1. 【請求項１】 イベントドリブン方式を用いた論理シミ
   ュレーション装置に適用される半導体装置内蔵ランダム
   アクセスメモリ部のタイミング検証方法において、前記
   タイミング検証の対象回路に含まれるランダムアクセス
   メモリブロックの入力端子でアドレス信号とクロック信
   号とのタイミング違反を検出するタイミングチェック処
   理を実行する場合であって、前記入力端子がタイミング
   チェック対象端子であれば前記クロック信号の変化イベ
   ント発生タイミングに合わせて架空のイベント発生とし
   ての仮想イベントをスケジュールし、前記入力端子毎に
   異なった時刻に変化するアドレス端子の変化イベント発
   生タイミングと前記クロック信号の変化イベント発生タ
   イミングとの時間差を算出し、算出した時間差と予め定
   めたタイミングスペックとを比較し、比較結果の値が前
   記タイミングスペックよりも小さければ前記タイミング
   違反として判定するとともに違反アドレス端子として記
   憶し、前記仮想イベントが発生すると、その時のアドレ
   ス信号と記憶した前記違反アドレス端子から前記タイミ
   ング違反に関わった前記タイミングチェック対象端子の
   対象アドレスを求め、その対象アドレスにのみタイミン
   グ違反処理を行うことを特徴とする半導体装置内蔵ラン
   ダムアクセスメモリ部のタイミング検証方法。
2. 【請求項２】 前記違反対象アドレスにのみ違反処理を
   実行することで、前記タイミング違反後、ランダムアク
   セスメモリ部の後段回路への影響を抑制し、同一シミュ
   レーションにおいて前記後段回路まで検証を続行する請
   求項１記載のの半導体装置内蔵のランダムアクセスメモ
   リ部のタイミング検証方法。
3. 【請求項３】 前記タイミング違反時に、全アドレスの
   うち違反対象アドレスにのみ不定値Ｘを書き込むことに
   より、前記後段回路の回路検証では前記タイミング違反
   を解消するための回路修正を施すこと無く不定値Ｘが書
   き込まれていない残りのアドレスのみを対象に回路検証
   を実行する請求項１記載の半導体装置内蔵のランダムア
   クセスメモリ部のタイミング検証方法。
4. 【請求項４】 前記タイミング違反時に、全アドレスの
   うち違反対象アドレスにのみ不定値Ｘを書き込み、残り
   のアドレスのみを対象に回路検証を実行することにより
   シミュレーション回数を抑制する請求項３記載のの半導
   体装置内蔵のランダムアクセスメモリ部のタイミング検
   証方法。
5. 【請求項５】 前記ランダムアクセスメモリ部でアドレ
   ス信号およびクロック信号間に前記タイミング違反が発
   生した場合でも、前記ランダムアクセスメモリ部の違反
   対象外のアドレスには不定値Ｘを書き込まないことで違
   反対象外のアドレスからは確定値を読み出すことによ
   り、１回目のシミュレーションで前記ランダムアクセス
   メモリ部の前記後段回路で発生する前記タイミング違反
   も検出する請求項３記載の半導体装置内蔵のランダムア
   クセスメモリ部のタイミング検証方法。
6. 【請求項６】 前記タイミングチェック処理は、前記タ
   イミング検証の対象回路のネットリストおよび評価パタ
   ーンを記憶する入力手段と、各イベントに対する処理を
   制御するデータ処理手段と、前記ネットリスト対象の論
   理モデル群の動作を予め定義したデータが記憶される論
   理モデル記憶手段および前記論理モデル群の遅延情報と
   タイミングスペックを定義した遅延ライブラリからなる
   動作定義記憶手段と、前記データ処理手段からのシミュ
   レーション結果を出力する出力手段とにより、前記対象
   回路内の前記ランダムアクセスメモリ・ブロックにおけ
   る入力信号および内部ノード等のイベントを検出する第
   １ステップと、この第１ステップで検出したイベントが
   タイミング違反であるかを判定し、タイミング違反を検
   出しない場合は、何も処理せずに次ステップに移行し、
   タイミング違反を検出しない場合は前記タイミング違反
   処理をする第２ステップと、 予め定義された動作記述に基づき、前記対象回路内部の
   状態および前記対象回路の出力変化をスケジュールする
   第３ステップと、 この第３ステップおよび前記第２ステップの前記出力変
   化に対して予め定義された遅延情報を与える第４ステッ
   プと、 この第４ステップで処理された出力結果と前記第２ステ
   ップで得た前記遅延情報からタイミングチェック結果出
   力をスケジュールする第５ステップと、この第５ステッ
   プのスケジューリングに従い前記第３ステップおよび前
   記第４ステップから得た情報を合わせてシミュレーショ
   ン結果出力を行う第６ステップと、を備える請求項１記
   載の半導体装置内蔵のランダムアクセスメモリ部のタイ
   ミング検証方法。
7. 【請求項７】 前記タイミング違反処理は、前記タイミ
   ング違反の判定により前記ランダムアクセスメモリ・ブ
   ロックの前記アドレス端子と前記クロック端子において
   前記タイミング違反を検出した場合は、検出したイベン
   トがスケジュールされた前記仮想イベントであるかを判
   定する第７ステップと、前記仮想イベントではない場合
   は、そのイベントが前記タイミングチェック対象端子で
   あるかを判定する第８ステップと、前記タイミングチェ
   ック対象端子ではない場合は、第３前記ステップへ移行
   する第９ステップと、 前記タイミングチェック対象端子である場合は、前記ク
   ロック信号の変化イベントであるかを判定する第１０ス
   テップと、前記クロック信号の変化イベントであれば、
   前記クロック信号の変化時刻を記憶する第１１ステップ
   と、前記アドレス端子と前記クロック端子に対する前記
   タイミング違反の判定基準となるスペック値を読み込む
   第１２ステップと、前記スペック値の読み込み後に前記
   仮想イベントをスケジュールする第１３ステップと、前
   記クロック信号の変化イベントではないと判定された場
   合は、前記アドレス端子の変化時刻と第１１ステップで
   記憶した前記クロック端子の変化時刻との時間差を算出
   する第１４ステップと、前記クロック信号の変化イベン
   ト時に前記第１２ステップで読み込んだ前記タイミング
   違反の判定基準となるスペック値と前記第１４ステップ
   で求めた時間差を比較し、前記タイミング違反かどうか
   判定し、前記タイミング違反と判定されない場合は前記
   第３ステップへ移行し、前記タイミング違反と判定され
   た場合は、次の第１６ステップへ移行する第１５ステッ
   プと、前記タイミング違反のメッセージを出力する第１
   ６ステップと、前記タイミング違反を起こした前記アド
   レス端子を記憶し、前記第１ステップへ移行する第１６
   テップと、前記第７ステップにおいて前記仮想イベント
   と判定された場合は、記憶された違反アドレス端子の信
   号値を不定値Ｘに置き換える第１７ステップと、前記第
   １７ステップにおいて前記違反アドレス端子の信号値を
   不定値Ｘに置き換えたアドレスから対象アドレスを求め
   る第１８ステップと、前記不定値Ｘの信号値に論理レベ
   ルの“０”、“１”を順番に当てはめることにより、前
   記不定値Ｘに置き換えた端子数ｎ（ｎは整数）を指数と
   する２ⁿ 分の対象アドレスを求め、その求めた対象アド
   レスに前記不定値Ｘを書き込み、前記第４ステップへジ
   ャンプする第１９ステップと、を有する請求項６記載の
   半導体装置内蔵のランダムアクセスメモリ部のタイミン
   グ検証方法。
8. 【請求項８】 イベントドリブン方式を用いた論理シミ
   ュレーションが適用される半導体装置内蔵ランダムアク
   セスメモリ部のタイミング検証方法において、前記タイ
   ミング検証の対象回路に含まれる非同期式のランダムア
   クセスメモリブロックの入力端子でライトイネーブル信
   号とアドレス信号とのタイミング違反であるノーチェン
   ジスペック違反を検出するタイミングチェック処理を実
   行する場合であって、前記端子がタイミングチェック対
   象端子であれば前記ライトイネーブル信号の変化イベン
   ト発生タイミングに合わせて架空のイベント発生として
   の仮想イベントをスケジュールし、前記端子毎に異なっ
   た時刻に変化するアドレス端子の変化イベント発生タイ
   ミングと前記ライトイネーブル信号の変化イベント発生
   タイミングとの時間差を算出し、算出した時間差と予め
   定めたタイミングスペックとを比較し、比較結果の値が
   前記タイミングスペックよりも小さければ前記ノーチェ
   ンジスペック違反として判定し、違反した違反アドレス
   端子として記憶し、前記仮想イベントが発生すると、そ
   の時のアドレス信号と記憶した前記違反アドレス端子か
   ら前記ノーチェンジスペック違反に関わった前記タイミ
   ングチェック対象端子の対象アドレスを求め、その対象
   アドレスにのみタイミング違反処理を行うことを特徴と
   する半導体装置内蔵ランダムアクセスメモリ部のタイミ
   ング検証方法。
9. 【請求項９】 前記クロック信号に関する処理部分をラ
   イトイネーブル信号に置き換えることにより、前記タイ
   ミング違反に代えて、非同期式のランダムアクセスメモ
   リブロックにおける前記アドレス信号と前記ライトイネ
   ーブル信号間のタイミング違反であるノーチェンジスペ
   ック違反を適用し、前記ノーチェンジスペック違反時の
   処理を実行する請求項２，３，４，５，６または７記載
   の半導体装置内蔵のランダムアクセスメモリ部のタイミ
   ング検証方法。
10. 【請求項１０】 半導体装置内蔵ランダムアクセスメモ
    リ部のタイミング検証をするイベントドリブン方式の論
    理シミュレーション装置において、設計した前記半導体
    装置の回路構成を示すネットリスト記憶部と前記半導体
    装置の評価パターン記憶部とからなる入力手段と、イベ
    ント検出時の前記検証動作を予め定義した論理動作定義
    部と前記イベントが予め定めたスペックに対しタイミン
    グ違反をしていれば仮想イベントを発生させる仮想イベ
    ント発生部と前記タイミング違反時の前記検証動作を予
    め定義したタイミング違反動作定義部とをそれぞれ記憶
    する論理モデル記憶部並びに前記論理モデルの遅延情報
    およびタイミングスペック値を定義した遅延ライブラリ
    で構成する動作定義記憶手段と、前記入力部からの評価
    パターンにもとづき入力信号の変化を検出するイベント
    検出部とこのイベント検出部で検出したイベントがタイ
    ミングチェック対象端子でありクロック信号が変化して
    いればその変化時刻を記憶するとともに前記スペック値
    を読み込みこのスペック値の期間経過後に前記仮想イベ
    ント発生部で定義された動作に基づき前記仮想イベント
    発生をスケジュールするスケジューリング手段と前記タ
    イミング違反であれば違反メッセージを出力し違反端子
    を記憶させるための制御を実行するタイミング違反処理
    手段とから構成するデータ処理手段と、このデータ処理
    部の結果をファイルへ出力する出力部とから構成するこ
    とを特徴とする論理シミュレーション装置。