CN1828618A - 半导体设计装置 - Google Patents
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Abstract
提供了差别部分检测部分，用于检测仿真结果的差别部分；差别检测部分，用于检测仿真结果中的差别；输入差别部分显示部分，用于显示含差别的具有不同仿真模式的任何电路；差别部分显示部分，用于显示在仿真结果中具有差别的电路；条件显示部分，用于在电路图上显示仿真中所使用的选项；记录管理部分，用于管理仿真结果的执行历史；条件检查部分，用于查明在仿真的执行过程中是否在每个电路中精确地设置了条件；以及匹配检查部分，用于确认仿真模式之间管脚的名称和数目的非一致。
Description
技术领域
本发明涉及一种用于设计半导体电路的半导体设计装置。
背景技术
迄今，在对半导体存储器电路或模拟电路进行设计的情况下，在设计阶段的早期阶段通过利用C语言来数字化地检验功能，以及在设计阶段进展时通过使用SPICE对每一块执行模拟电路仿真。从而，可以检验设计。
而且，最近几年中，模拟/数字混合仿真器已达实际应用水平，并且模拟和数字仿真可以混合执行(例如，参见“模拟/数字混合仿真器”，日经电子(10～14)增刊，日经BP有限责任公司，1996年10月14日，P.120)。
因此，要用于与设计阶段的进展相对应的每一块的仿真模式可以被选择性地转换为数字的或模拟的，并且可以成批地对包括每个块的整个电路执行仿真。因此，模拟/数字混合仿真器也可以用于存储器电路和模拟电路的设计。
一种相关的功能检验技术基本上基于电路图的网表(net list)信息和仿真输入数据在仿真执行部分中执行仿真。根据该相关技术的技术将在下面进行详细的描述。
图22是方框图，描述了一种相关半导体设计装置的结构，1表示输入部分，2表示用于处理从输入部分1输入的信息的CPU，3表示基于在CPU 2中所处理的数据执行仿真的仿真执行部分，4表示用于输出仿真执行部分3的结果的输出部分。
图23是处理流程图，描述了图22中的半导体设计装置的操作。CPU 2基于输入至输入部分1的网表和仿真输入数据，在每一块中分配仿真模式，并且在仿真执行部分3中执行仿真，然后从输出部分4输出仿真输出数据。
图24和25用于解释使用了相关半导体设计装置的电路的设计阶段。图24A是电路图，描述了电路设计阶段1，其中，由用C语言描述的变换器(inverter)的块A和用C语言描述的该变换器的块B构造芯片A。图24B描述了电路设计阶段1的电路图，其中，用C语言描述了块A和块B二者。
图25A是电路图，描述了电路设计阶段2，其中，由用C语言描述的变换器的块A和用SPICE描述的变换器的块B构造芯片A。图25B描述了电路设计阶段2的电路图，其中，用C语言描述块A和用SPICE描述块B。
在使用相关半导体设计装置的设计检验中，首先，基于输入至输入部分1的网表和仿真输入数据，由CPU 2在每个块中进行仿真模式的分配。
在图24和25中所示的电路的实例中，在电路设计阶段1，把C语言分配至块A和B，在电路设计阶段2中，把C语言分配给块A，并且把SPICE分配至块B。
接下来，相应于在CPU 2中所分配的仿真模式，在仿真执行部分3中执行仿真。作为结果，从输出部分4中输出仿真输出数据。
在相关半导体设计装置中，相应于设计阶段的进展，通过有选择地把每一块中所使用的仿真模式转换成数字的或模拟的模式来执行仿真。在仿真模式之间仿真结果互不相同的情况下，必须检测每一块中的差别部分，同时观察输出波形。为此，存在着为检测所述差别部分花费很长时间的问题。
而且，在仿真模式之间仿真结果互不相同的情况下，必须决定是否设置可允许的范围，同时观察输出波形。为此，存在着为检测差别花费很长时间的问题。
而且，还存在着这样的问题：在执行仿真之前，在电路图上，不能够确认每一块中所使用的仿真模式，在不进行确认的情况下，使用了与意图仿真不同的仿真模式。
另外，在仿真的执行期间或之后，在仿真模式之间的仿真结果互不相同的情况下，不可能在电路图上确认具有差别的电路。为此，存在着为进行分析花费很长时间的问题。
而且，在仿真输入数据中，存在用于每一仿真模式的关于仿真的选项信息。为了确认每一电路块中所使用的任何选项，必须针对每一电路块确认仿真输入数据。因此，存在着为进行确认花费很长时间的问题。
而且，尽管可相应于设计阶段的进展而以各种组合来执行仿真，但仿真的执行历史和仿真结果的差别部分得不到管理。因此，存在着难以管理仿真结果的问题。
另外，有必要基于仿真输入数据确认电路块相互间的条件，以判断用于同一设计阶段的电路在相同条件下是否相互经历仿真。因此，存在着为进行确认花费很长时间的问题。
而且，在仿真的执行之前电路间是否按相同的条件执行仿真没有得到确认，以及在电路之间按不同的条件执行仿真的情况下，还存在着浪费仿真的问题。
在导致电路失配的情况下，例如在块中管脚的名称、数目以及次序失配的情况下，还存在着错误使用电路的情况下执行仿真的问题。
发明内容
本发明的目的是，当相应于设计阶段的进展把每一块中要使用的仿真模式有选择地转换成数字的或模拟的模式时，也在仿真模式之间仿真结果互不相同的情况下缩短检测差别部分所需的时间，由此执行仿真。
另外，本发明的目的是，在短时间内仅检测真正的错误部分，从而防止还在仿真模式之间仿真结果具有差别的情况下仿真执行器对差别的检测遗漏，并且缩短了判断差别是否设置在可允许的范围内所花费的时间。
而且，本发明的目的是，在执行仿真之前，通过电路图确认每一块中要使用的仿真模式，以及在仿真的执行之前防止以不希望的执行模式来执行仿真。
另外，本发明的目的是，在仿真的执行期间或之后，也在仿真模式之间仿真结果具有差别的情况下通过电路图确认具有差别的电路，并由此缩短分析仿真结果所需的时间。
而且，本发明的目的是，为了容易地决定把哪个选项用于每一仿真模式中的每一电路块，从而防止了仿真执行错误。
另外，本发明的目的是，在相应于设计阶段的进展而以各种组合执行仿真时，无错误地管理在仿真的执行过程中设置的状态及仿真结果。
另外，本发明的目的是为了容易地查明同一设计阶段中所使用的电路在相同的条件上是否相互经历仿真，以及在执行仿真之前，是否将在电路间按相同的条件执行仿真，从而防止仿真的浪费执行。
而且，本发明的目的是，在导致电路失配的情况下，例如在电路块中管脚的名称、数目以及次序失配的情况下，防止在使用电路的同时错误地执行仿真。
本发明提供了一种半导体设计装置，该半导体设计装置包括：输入数据的输入部分；进行数据处理的CPU；仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；仿真数据库，存储所述仿真的执行结果；以及差别部分检测部分，检测所述仿真结果的差别部分。根据这一结构，不必由仿真执行器确认块的输出波形。因此，能够缩短检测差别部分所需的时间。顺便提及，所述差别部分检测部分可以直接检测所述仿真结果的所述差别部分。
本发明提供了一种半导体设计装置，该半导体设计装置包括：输入数据的输入部分；进行数据处理的CPU；仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；仿真数据库，存储所述仿真执行的结果；以及差别检测部分，检测所述仿真结果的差别。根据这一结构，能够仅检测真正的错误部分。从而，能够防止仿真执行器对差别的漏检，并且缩短判断所述差别是否设置在可允许的范围内所需的时间。
本发明提供了一种半导体设计装置，该半导体设计装置包括：输入数据的输入部分；进行数据处理的CPU；仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；仿真数据库，存储所述仿真执行的结果；以及输入差别部分显示部分，显示含差别的具有不同仿真模式的任何电路。根据这一结构，能够在仿真的执行之前防止以不希望的执行模式来执行仿真。
在本发明中，提供了差别部分显示部分，其显示在通过所述差别部分检测部分所检测的仿真结果中具有差别的电路。根据这一结构，能够在仿真的执行期间或之后，容易地通过电路图确认仿真模式之间仿真结果的所述差别部分。从而，能够缩短分析所述仿真结果所需的时间。
本发明提供了一种半导体设计装置，该半导体设计装置包括：输入数据的输入部分；进行数据处理的CPU；仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；仿真数据库，存储所述仿真执行的结果；以及条件显示部分，在电路图上显示仿真中要使用的选项。根据这一结构，易于可视地决定哪一选项被用于每一电路块。从而，能够防止仿真执行错误。
本发明提供了一种半导体设计装置，该半导体设计装置包括：输入数据的输入部分；进行数据处理的CPU；仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；仿真数据库，存储所述仿真执行的结果；以及记录管理部分，管理所述仿真结果的执行历史和所述仿真结果的差别部分。根据这一结构，即使针对每一电路块，以各种组合使用仿真模式，也能够无错误地管理所述仿真执行过程中设置的状态和结果。
本发明提供了一种半导体设计装置，该半导体设计装置包括：输入数据的输入部分；进行数据处理的CPU；仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；仿真数据库，存储所述仿真执行的结果；以及条件检查部分，查明在执行仿真之前在每个电路的所述仿真执行过程中是否精确地设置了条件。根据这一结构，能够预先查明是否在同一设计阶段中要使用的电路在相同的条件下相互经历了仿真。因此，能够防止其中所述仿真条件互不一致的所述仿真执行。
本发明提供了一种半导体设计装置，该半导体设计装置包括：输入数据的输入部分；进行数据处理的CPU；仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；仿真数据库，存储所述仿真执行的结果；以及匹配检查部分，查明在仿真的执行之前在电路块中管脚的名称和数目是否相互一致。根据这一结构，能够在电路互不相同的状态下，例如在管脚的名称、数目以及次序互不相同的情况下，防止所述仿真的执行。
根据本发明，当每一块中要使用的仿真模式相应于设计阶段的进展而有选择地被转换成数字的或模拟的，由此执行所述仿真时，在所述仿真模式之间检测所述仿真结果的所述差别部分。从而，产生这样的优点：所述仿真执行器无需确认块的输出波形，并因此可以缩短检测所述差别部分所需的时间。
而且，根据本发明，通过检测所述仿真模式之间所述仿真结果的所述差别部分的差别，能够仅检测真正的错误部分。从而，具有这样优点：能够防止所述仿真执行器造成的对差别的漏检，并且缩短了判断所述差别是否设置在可允许的范围内所需的时间。
另外，根据本发明，能够在执行仿真之前，通过电路图确认每一块中要使用的所述仿真模式。从而，具有这样优点：能够在所述仿真的执行之前防止以不希望的执行模式来执行所述仿真。
而且，根据本发明，能够在仿真的执行期间或之后，通过电路图确认所述仿真模式之间的所述仿真结果的所述差别部分。从而，具有这样优点：能够缩短分析所述仿真结果所需的时间。
另外，根据本发明，关于每一仿真模式中要使用的仿真的选项信息显示在每一电路块的电路图上。从而，具有这样优点：能够可视地决定在每一电路块中使用哪一选项，由此防止仿真执行错误。
而且，根据本发明，管理所述仿真的执行历史和所述仿真结果的差别部分。从而，具有这样优点：即使针对每一电路块，以各种组合使用仿真模式，也能够无错误地管理在所述仿真的执行过程中设置的状态和结果。
另外，根据本发明，通过在执行仿真之前，对每一块检查所述仿真条件，能够预先查明在同一设计阶段中要使用的电路在相同的条件是否相互经历了仿真。从而，具有这样优点：能够防止其中所述仿真条件互不一致的仿真的执行。
而且，根据本发明，在电路块之间检测电路的失配部分。从而，具有这样优点：在其中管脚的名称、数目以及次序互不相同的状态下，能够防止所述仿真的执行。
附图说明
图1是方框图，描述了根据本发明的实施例的半导体设计装置的结构；
图2是处理流程图，描述了根据本发明的实施例的差别部分检测部分的操作；
图3A～C是解释根据本发明的实施例的电路的设计阶段的示图；
图4A～C是解释根据本发明的实施例的电路的设计阶段的示图；
图5是处理流程图，描述了根据本发明的实施例的差别检测部分的操作；
图6A～C是解释根据本发明的实施例的电路的设计阶段的示图；
图7A～C是解释根据本发明的实施例的电路的设计阶段的示图；
图8是处理流程图，描述了根据本发明的实施例的输入差别部分显示部分的操作；
图9A和B是解释根据本发明的实施例的电路的设计阶段的示图；
图10是处理流程图，描述了根据本发明的实施例的差别部分显示部分的操作；
图11A和B是解释根据本发明的实施例的电路的设计阶段的示图；
图12是处理流程图，描述了根据本发明的实施例的条件显示部分的操作；
图13A和B是解释根据本发明的实施例的电路的设计阶段的示图；
图14是处理流程图，描述了根据本发明的实施例的记录管理部分的操作；
图15是解释关于根据本发明的实施例的执行历史的记录信息的实例的示图；
图16是处理流程图，描述了根据本发明的实施例的条件检查部分的操作；
图17A和B是解释根据本发明的实施例的条件检查的实例的示图；
图18是处理流程图，描述了根据本发明的实施例的匹配检查部分的操作；
图19A1和A2、B1和B2是解释根据本发明的实施例的匹配检查的示图；
图20A1和A2、B1和B2是解释根据本发明的实施例的匹配检查的示图；
图21A1和A2、B1和B2是解释根据本发明的实施例的匹配检查的示图；
图22是方框图，描述了相关半导体设计装置的结构；
图23是处理流程图，描述了相关半导体设计装置的操作；
图24A和B是解释根据相关实施例的电路的设计阶段的示图；以及
图25A和B是解释根据相关实施例的电路的设计阶段的示图。
具体实施方式
以下，将参照这些图，描述本发明的实施例。图1是方框图，描述了根据本发明的实施例的半导体设计装置的结构。在图1中，1表示输入部分，2表示CPU，3表示仿真执行部分，4表示输出部分，它们全都具有与图22中的结构相同的结构。
另外，在图1中，20表示仿真数据库，21表示网表数据库，22表示电路图数据库，31表示差别部分检测部分，32表示差别检测部分，33表示输入差别部分检测部分，34表示差别部分显示部分，35表示条件显示部分，36表示记录管理部分，37表示条件检查部分，以及38表示匹配检查部分。
仿真数据库20存储仿真的处理结果，网表数据库21存储用于执行仿真的网表，以及电路图数据库22存储用于执行仿真的电路图。
差别部分检测部分31检测仿真结果的差别部分，差别检测部分32检测仿真结果之间的差别，输入差别部分显示部分33以从输入部分1输入的不同的仿真模式显示具有电路之间差别的电路，差别部分显示部分34显示在通过差别部分检测部分31所检测的仿真的结果之间具有差别的电路，以及条件显示部分35在电路图上显示在从输入部分1输入的仿真中要使用的选项。
记录管理部分36管理仿真结果的执行历史，条件检查部分37查明在执行仿真之前，在每个电路中仿真的执行过程中是否精确地设置了条件，匹配检查部分38查明在仿真的执行之前，仿真模式之间管脚的名称和数目是否相互一致。
以下，将依次描述根据本实施例的每一部分的功能与操作。图2是处理流程图，描述了根据本实施例的差别部分检测部分31的操作。CPU 2从输入至输入部分1的网表和仿真输入数据中选择输入数据，并且在每个块中分配仿真模式，然后仿真执行部分3执行仿真。
通过仿真的执行，把仿真数据存储在仿真数据库20中，并且通过差别部分检测部分31检测仿真的差别部分。接下来，CPU 2有选择地综合仿真的差别部分检测信息，并且从输出部分4输出仿真输出数据和差别部分检测结果。
图3和4解释了根据本实施例的电路的设计阶段。图3A是描述电路设计阶段1的电路图，其中，由用C语言描述的变换器的块A和用C语言描述的该变换器的块B构造了芯片A。图3B描述了电路设计阶段1的电路图，其中，用C语言描述了块A和块B二者。图3C描述了电路设计阶段1的仿真波形。
图4A是描述电路设计阶段2的电路图，其中，由用C语言描述的变换器的块A和用Verilog-HDL描述的缓冲器的块B构造了芯片A。图4B描述了电路设计阶段2的电路图，其中，用C语言描述了块A和用Verilog-HDL描述了块B。图3C描述了电路设计阶段2的仿真波形。由于检测到与图3中的电路设计阶段1的波形不同的波形，所以用粗实线表示状态。
因此，在电路的各设计阶段之间，块B的结构不同。然而，提供了差别部分检测部分31，以致能够检测仿真结果的差别部分。因此，能够容易地确认块的输出波形，从而能够缩短检测差别部分所需的时间。
图5是处理流程图，描述了根据本实施例的差别检测部分32的操作。CPU2从输入至输入部分1的网表和仿真输入数据中选择输入数据，并且在每个块中分配仿真模式，然后仿真执行部分3执行仿真。
通过仿真的执行，把仿真数据存储在仿真数据库20中，并且通过差别部分检测部分31检测仿真差别部分，而且，由差别检测部分32检测仿真中的差别。接下来，CPU 2有选择地综合仿真的差别检测信息，并且从输出部分4输出仿真输出数据和差别检测结果。
图6和7解释了根据本实施例的电路的设计阶段。图6A是描述电路设计阶段2中第一仿真的电路图，其中，由用C语言描述的变换器的块A和用Verilog-HDL描述的变换器的块B构造了芯片A。图6B描述了电路设计阶段2中第一仿真的电路描述，其中，用C语言描述了块A和用Verilog-HDL描述了块B。图6C描述了电路设计阶段2中的第一仿真的仿真波形。
图7A是描述电路设计阶段2中第二仿真的电路图，其中，由用C语言描述的变换器的块A和用Verilog-HDL描述的变换器的块B构造了芯片A。图7B描述了电路设计阶段2中第二仿真的电路描述，其中，用C语言描述了块A和用Verilog-HDL描述了块B。
尽管在第一仿真中没有把输出的延迟值设置于块A和块B二者，但在第二仿真中把10ns的输出延迟给予了块B。图7C描述了电路设计阶段2中第二仿真的仿真波形，说明了其中在输出在d1和d2把10ns检测为第一仿真的差别的状态。
通过提供用于检测仿真结果之间的差别的差别检测部分32，因此能够仅检测出第一仿真和第二仿真之间的真正的差别部分。因此，能够防止仿真的执行器对差别的漏检，而且还能够缩短判断差别是否设置在可允许的范围内所需的时间。
图8是处理流程图，描述了根据本实施例的输入差别部分显示部分33的操作。CPU 2从输入至输入部分1的网表和仿真输入数据中选择输入数据，并且在每个块中分配仿真模式。
接下来，针对用于存储执行仿真的网表的网表数据库21和用于存储电路图的电路图数据库22，输入差别部分显示部分33根据网表，指出在不同仿真模式中电路之间具有差别的电路。接下来，CPU 2有选择地综合关于输入差别部分的电路信息，并且从输出部分4输出这一电路信息。
图9解释了根据本实施例的电路的设计阶段。图9A是描述电路设计阶段1的电路图，其中，由用C语言描述的块A和用C语言描述的块B构造了芯片A。图9B描述了电路设计阶段2的电路描述，其中，由用C语言描述的块A和用Verilog-HDL描述的块B构造了芯片A。
在电路设计阶段1中，用C语言描述了块B，而在电路设计阶段2中，用Verilog-HDL描述了块B。为此，输入不同，所以突出并显示块B。
由于提供了用于显示在从输入部分输入的不同仿真模式中在电路中具有差别的电路的输入差别部分显示部分33，所以能够在仿真的执行之前防止在未意图的执行模式中执行仿真。
图10是处理流程图，描述了根据本实施例的差别部分显示部分34的操作。CPU 2从输入至输入部分1的网表和仿真输入数据中选择输入数据，并且在每个块中分配仿真模式。接下来，仿真执行部分3执行仿真，并且把仿真数据存储在仿真数据库20中。
另外，差别部分检测部分31检测差别部分，而且差别部分显示部分34针对用于存储执行仿真的网表的网表数据库21和用于存储电路图的电路图数据库22，根据网表，指出具有不同仿真结果的电路。接下来，CPU 2有选择地综合关于差别部分的电路信息，并且从输出部分4输出仿真输出数据、差别部分检测结果和关于差别部分的电路信息。
图11解释了根据本实施例的电路的设计阶段。图11A是描述电路设计阶段1的电路图，其中，由用C语言描述的块A和用C语言描述的块B构造了芯片A。图11B描述了电路设计阶段2的电路描述，其中，由用C语言描述的块A和用Verilog-HDL描述的块B构造了芯片A。
在电路设计阶段1中，用C语言描述了块B，而在电路设计阶段2中，用Verilog-HDL描述了块B。为此，在仿真的执行期间或之后所产生的块B的状态互不相同，从而突出并显示块B。
由于提供了用于显示在差别部分检测部分31所检测的仿真结果之间具有差别的电路的差别部分显示部分34，所以能够缩短分析仿真结果所需的时间。
图12是处理流程图，描述了根据本实施例的条件显示部分35的操作。CPU 2从输入至输入部分1的网表和仿真输入数据中选择输入数据，并且在每个块中分配仿真模式。接下来，仿真执行部分3执行仿真，并且把仿真数据存储在仿真数据库20中。
接下来，针对用于存储执行仿真的网表的网表数据库21和用于存储电路图的电路图数据库22，条件显示部分35在电路图中指出每一块中所使用的仿真条件。而且，CPU 2有选择地综合关于仿真条件的电路显示信息，并且从输出部分4输出关于条件的仿真输出数据和电路显示信息。
图13解释了根据本实施例的电路的设计阶段。图13A是描述电路设计阶段3的电路图，其中，由用C语言描述的变换器的块A和用SPICE描述的变换器的块B构造了芯片A。图13B描述了电路设计阶段3的电路描述，其中，由用C语言描述的块A和用SPICE描述的块B构造了芯片A。
块B中所使用的SPICE的选项是高精度。为此，把作为SPICE的选项的高精度显示在块B的电路图中。
由于提供了用于在电路图上显示从输入部分输入的仿真中所使用的选项的条件显示部分35，所以能够可视地决定把哪一选项用于每一电路块。因此，能够防止仿真执行错误。
图14是处理流程图，描述了根据本实施例的记录管理部分36的操作。CPU 2从输入至输入部分1的网表和仿真输入数据中选择输入数据，并且在每个块中分配仿真模式。接下来，仿真执行部分3执行仿真，并且把仿真数据存储在仿真数据库20中。
接下来，差别部分检测部分31检测差别部分，并且把仿真记录信息记录在记录管理部分36上。而且，CPU 2有选择地综合仿真记录信息和差别部分检测信息，并且从输出部分4输出仿真输出数据、差别部分检测信息以及仿真记录信息。
图15解释了关于根据本发明的实施例的执行历史的记录信息的实例，其中，描述了针对仿真的每次执行的电路、仿真模式、仿真的选择选项的执行历史、以及差别部分。
此处，描述了这样的例子：其中，分别使用图3、4以及6的结构，针对第一、第二以及第三仿真，执行仿真。在其中根据第一仿真的执行过程中电路的结构进行决定的情况下，第二仿真中的块B不同于第一仿真中的，但与第三仿真中的相同。
由于提供了用于管理仿真结果的执行历史的记录管理部分36，从而，即使针对每一电路块，按各种组合使用仿真模式，也能够无错误地管理仿真的执行过程中所产生的状态和结果。
图16是处理流程图，描述了根据本实施例的条件检查部分37的操作。条件检查部分37针对输入至输入部分1的网表和仿真输入数据，检查每一电路块中的条件。
在其中各块中条件相互一致的情况下，CPU 2在每个块中分配仿真模式，仿真执行部分3执行仿真，并且从输出部分4输出仿真输出数据和条件检查结果。在其中各块中条件相互不一致的情况下，不执行仿真，而从输出部分4输出条件检查结果。
图17解释了根据本实施例的条件检查的实例，图17A描述了适合于仿真的条件检查(OK)的实例，图17B描述了条件检查不适合(NG)的实例。在图17B中，由于电路的块A和B中的温度的条件互不相同，所以设置了NG。
由于提供了用于查明在仿真的执行之前，在每个电路中，在仿真的执行过程中，是否精确地设置了条件的条件检查部分37，所以能够预先判断在同一设计阶段中所使用的电路是否在相同的条件下相互经历了这一仿真。因此，能够防止其中仿真的条件互不一致的仿真的执行。
图18是处理流程图，描述了根据本实施例的匹配检查部分38的操作。匹配检查部分38针对输入至输入部分1的网表和仿真输入数据，在每电路块中进行匹配检查。
在其中每一块中的电路互相匹配的情况下，CPU 2在每一块中分配仿真模式，仿真执行部分3执行仿真，并且把仿真输出数据和匹配检查结果从输出部分4加以输出。在其中每一块中的电路不互相匹配的情况下，不进行仿真，但把匹配检查结果从输出部分4加以输出。
图19～21解释了根据本实施例的匹配检查。图19描述了其中电路设计阶段1和电路设计阶段2互相匹配的状态。图19A1是描述电路设计阶段1的电路图，其中，由用Verilog-HDL描述的2-输入NAND的块C和由用C语言描述的变换器的块D构成芯片B。图19A2描述了电路设计阶段1的电路描述，其中，由用Verilog-HDL描述的2-输入NAND的块C和由用C语言描述的变换器的块D构成芯片B。
图19B1是描述电路设计阶段2的电路图，其中，由用SPICE描述的2-输入NAND的块C和由用C语言描述的变换器的块D构成芯片B。图19B2描述了电路设计阶段2的电路描述，其中，由用SPICE描述的2-输入NAND的块C和由用C语言描述的变换器的块D构成芯片B。
图20描述了其中电路设计阶段1和电路设计阶段2不互相匹配的状态。图20A1是描述电路设计阶段1的电路图，其中，由用Verilog-HDL描述的2-输入NAND的块C和由用C语言描述的变换器的块D构成芯片B。图20A2描述了电路设计阶段1的电路描述，其中，由用Verilog-HDL描述的2-输入NAND的块C和由用C语言描述的变换器的块D构成芯片B。
图20B1是描述电路设计阶段2的电路图，其中，由用SPICE描述的变换器的块C和由用C语言描述的变换器的块D构成芯片B。图20B2描述了电路设计阶段2的电路描述，其中，由用SPICE描述的变换器的块C和由用C语言描述的变换器的块D构成芯片B。
在设计阶段1和设计阶段2中，块C的电路互不匹配。更具体地讲，用粗实线显示了电路设计阶段1的块C中的IC2的管脚与电路设计阶段2不匹配的情况，用虚线显示了没有来自电路设计阶段2的块C中芯片B的IN2的输入而导致没有匹配的情况。
图21也描述了其中电路设计阶段1和电路设计阶段2互不匹配的状态。图21A1是描述电路设计阶段1的电路图，其中芯片B由用Verilog-HDL描述的2-输入的NAND的块C和用C语言描述的变换器的块D构成。图21A2是描述电路设计阶段1的电路描述，其中芯片B由用Verilog-HDL描述的2-输入的NAND的块C和用C语言描述的变换器的块D构成。
图21B1是描述电路设计阶段2的电路图，其中芯片B由用SPICE描述的2-输入的NAND的块C和用C语言描述的变换器的块D构成。图21B2是描述电路设计阶段2的电路描述，其中芯片B由用SPICE描述的2-输入的NAND的块C和用C语言描述的变换器的块D构成。
在设计阶段1和设计阶段2中，块C的各电路互不匹配。更具体地讲，在电路设计阶段1的块C中，把IN1和IN2分别连接于IC1和IC2，而在电路设计阶段2的块C中，把IN1和IN2分别连接于IC2和IC1，并且用粗实线显示与电路设计阶段1的不匹配。
由于提供了用于在仿真的执行之前查明各电路块中管脚的名称和数目是否相互一致的匹配检查部分38，从而，能够防止在其中管脚的名称、数目以及次序互不相同的状态下执行仿真。
如以上所描述的，根据本实施例，首先，不必确认各块的输出波形，并且由于提供了用于检测仿真结果的差别部分的差别部分检测部分31，所以能够缩短检测差别部分所需的时间。
其次，由于提供了用于检测仿真结果中差别的差别检测部分32，所以能够仅检测出真正的错误部分，并能够防止仿真的执行器引起对差别的漏检，而且还能够缩短判断差别是否设置在可允许的范围内所需的时间。
第三，由于提供了用于显示任何具有从含差别的输入部分输入的不同的仿真模式的电路的输入差别部分显示部分33，所以能够在仿真的执行之前防止在未意图的执行模式中执行仿真。
第四，由于提供了用于显示在差别部分检测部分31所检测的仿真结果中具有差别的电路的差别部分显示部分34，所以能够缩短分析仿真结果所需的时间。
第五，由于提供了用于在电路图上显示从输入部分输入的仿真中所使用的选项的条件显示部分35，所以能够可视地决定把哪一选项用于每一电路块，因此，能够防止仿真执行错误。
第六，由于提供了用于管理仿真结果的执行历史和仿真结果的差别部分的记录管理部分36，从而，即使针对每一电路块，按各种组合使用仿真模式，也能够无错误地管理仿真的执行过程中的状态和结果。
第七，由于提供了用于在仿真的执行之前，在每一电路中，在仿真的执行过程中，查明是否精确地设置了条件的条件检查部分37，所以能够预先判断在同一设计阶段中所使用的电路是否在相同的条件下相互经历了这一仿真，并能够防止其中仿真的条件互不一致的仿真的执行。
第八，由于提供了用于在仿真的执行之前查明各电路块中管脚的名称和数目是否相互一致的匹配检查部分38，而能够防止在其中管脚的名称、数目以及次序互不相同的状态下执行仿真。
尽管针对用于设计半导体电路的装置的情况给出实施例的描述，但也可以针对用于设计印刷电路板的装置的情况给出实施例的描述。
本申请基于2005年3月2日提交的、申请号为2005-057903的日本专利申请，并且要求该申请的优先利益，特将其全部内容并入此处，以作参考。
当有选择地把每一块中所使用的仿真模式转换至相应于设计阶段的进展的数字的或模拟的模式，而执行仿真时，根据本发明的半导体设计装置检测仿真模式中仿真结果的差别部分。因此，仿真的执行器不必确认各块的输出波形，并且能够缩短检测差别部分所需的时间。因此，根据本发明的半导体设计装置可用于设计半导体电路时所使用的半导体设计装置。
Claims (15)
1.一种半导体设计装置，包括：
输入部分，输入数据；
CPU，进行数据处理；
仿真执行部分，基于从所述输入部分输入的数据执行电路的仿真；
仿真数据库，存储所述仿真的执行结果；以及
差别部分检测部分，检测所述仿真结果的差别部分。
2.根据权利要求1所述的半导体设计装置，还包括差别检测部分，其检测所述仿真结果中的差别。
3.根据权利要求1所述的半导体设计装置，还包括差别部分显示部分，其显示在差别部分检测部分所检测的所述仿真结果中具有差别的电路。
4.根据权利要求1所述的半导体设计装置，还包括记录管理部分，其管理所述仿真结果的执行历史和所述仿真结果的差别部分。
5.根据权利要求1所述的半导体设计装置，其中，所述差别部分检测部分直接检测所述仿真结果的差别部分。
6.根据权利要求1所述的半导体设计装置，还包括网表数据库，其存储用于执行所述仿真的网表。
7.根据权利要求1所述的半导体设计装置，还包括电路图数据库，其存储用于执行所述仿真的电路图。
8.根据权利要求1所述的半导体设计装置，还包括输入差别部分显示部分，其显示含差别的具有不同仿真模式的任何电路。
9.根据权利要求1所述的半导体设计装置，还包括条件显示部分，其在电路图上显示将在仿真中使用的选项。
10.根据权利要求1所述的半导体设计装置，还包括条件检查部分，在执行仿真之前，其判断在每个电路中在执行仿真过程中是否精确地设置了条件。
11.根据权利要求1所述的半导体设计装置，还包括匹配检查部分，在仿真的执行之前，其判断在电路块中管脚的名称和数目是否相互一致。
12.一种半导体设计装置，包括：
输入部分，输入数据；
CPU，进行数据处理；
仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；
仿真数据库，存储所述仿真执行的结果；以及
输入差别部分显示部分，显示含差别的具有不同仿真模式的任何电路。
13.一种半导体设计装置，包括：
输入部分，输入数据；
CPU，进行数据处理；
仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；
仿真数据库，存储所述仿真执行的结果；以及
条件显示部分，在电路图上显示将在仿真中使用的选项。
14.一种半导体设计装置，包括：
输入部分，输入数据；
CPU，进行数据处理；
仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；
仿真数据库，存储所述仿真执行的结果；以及
条件检查部分，在所述仿真的执行之前，判断在每个电路的仿真的执行过程中是否精确地设置了条件。
15.一种半导体设计装置，包括：
输入部分，输入数据；
CPU，进行数据处理；
仿真执行部分，基于从所述输入部分输入的数据执行电路仿真；
仿真数据库，存储所述仿真执行的结果；以及
匹配检查部分，在所述仿真的执行之前，判断电路块中管脚的名称和数目是否相互一致。
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