CN100342381C - 集成电路设计和整合方法 - Google Patents

Abstract

一种集成电路设计和整合方法，在一集成电路设计中包含至少一硅智财组件的假想组件(phantom cell)，其中假想组件具有至少一接脚并且在其内部具有分别耦接至上述接脚的至少一电路元件，假想组件的接脚与集成电路设计的其它线路已验证为正确连接；接着，以上述假想组件的实体线路取代上述假想组件。

Description

集成电路设计和整合方法

技术领域

本发明有关于一种集成电路设计和整合方法，且特别有关于使用于上述方法的硅智财组件假想组件。

背景技术

在集成电路(Integrated Circuit，简称IC)设计上，硅智财组件(Intellectual Property，简称IP)指经过设计、验证，具备特定功能的集成电路，可以整合到集成电路设计芯片中以缩短开发时间。随着集成电路制造技术的进步，多功能芯片甚至系统单芯片(System-On-a-Chip，简称SOC)已成为集成电路设计的主流，而为了满足更好、更快、更便宜的需求，硅智财组件的重复使用(Reuse)已经是市场的潮流。

随着单一芯片上所能整合的晶体管数目愈来愈多，若仍采用传统方式利用标准组件(Standard Cell)或是重新设计的方式来设计芯片，必须设计百万个甚至更多的闸(gate)组件，以目前集成电路产业的环境，势必无法提供足够的人力，同时难以符合产品开发时间的要求。现今的集成电路芯片大多会包含至少一个以上的硅智财组件，集成电路设计人员可以根据各种不同的硅智财组件，设计出符合各种不同需求的芯片。特别是，随着近几年来强调整合多种功能于单一芯片的系统单芯片技术的快速发展，如何让集成电路设计人员能够顺利取得由硅智财厂商所提供的硅智财组件，以缩短产品的开发时间及减少开发成本，便成为集成电路设计上重要的课题。

目前硅智财组件的交易方式上，硅智财厂商(IP Vendor)在将硅智财产品交给客户时，通常需要考虑到如何保护他们的硅智财组件产品，以避免被客户盗用。厂商目前只是提供包含金属接脚(metal pin)而非包含所有电路布局(layout，即gds档)的假想平面图(phantom view)以及空的电路仿真软件模型(spice model)文件给芯片设计者。设计者在规划电路设计图时，需要先预留每一硅智财组件的位置，该预留位置称为phantom。当设计者完成芯片设计后，需要找第三者的集成电路制造商，提供相关技术将gds文件合并进芯片中。硅智财厂商与集成电路制造商有签合约以允许其存取硅智财组件的gds文件及电路仿真软件模型文件，因此集成电路制造商可以执行相关动作，以相符的gds档取代假想平面图(phantom view)，该动作称为硅智财合并(IP merge)。以目前来说，当完成设计时，设计者在整个芯片认证程序(chip verification)完成前，要靠集成电路制造商将硅智财组件合并进其芯片中。

然而，传统运作方式有几项缺点。首先，因为硅智财厂商只提供假想平面图的尺寸(footprint)及接脚信息(pin information)，所以设计者无法依据这些数据验证集成电路的电路布局是否有错误以及错误发生的位置。易言之，由于芯片设计者无法在芯片设计阶段自行验证是否有错误联机或开路等等布局错误，因此第三方的集成电路制造厂在执行硅智财合并动作前，往往必须花费相当多人工和时间进行除错。倘若第三方的集成电路制造厂无法发现或修正所有的布局错误，最严重的情况会导致实际制造的芯片完全报废。因此，这会大幅提高芯片制造上的风险以及成本。其次，由于硅智财合并处理往往需要数天的时间，尤其如果验证芯片布局时发现错误，所需时间会更长，因此对于芯片设计者而言，不仅难以掌控产品出厂时间，同时服务费用也会提高。

发明内容

有鉴于此，本发明的目的在提供一种集成电路设计方法，使得集成电路设计者不需取得实际电路设计即可验证集成电路的电路布局是否有错误以及错误发生的位置，以节省时间及成本。

本发明的另一目的在于提供一种集成电路整合方法，用以将硅智财组件合并至一集成电路设计的线路中。

本发明的另一目的在于提供一种对应于硅智财组件的假想组件，用以置入一集成电路设计中提供验证连接功能，并且使得硅智财所有人不需提供实际的集成电路电路设计给设计者而可保护其硅智财。

基于上述目的，本发明提供一种集成电路设计方法，本发明于集成电路设计中使用一硅智财组件假想组件(phantom cell)，该假想组件具有至少一接脚并且在其内部具有分别耦接至上述接脚的至少一电路元件，将假想组件置入于一集成电路设计中并使得上述接脚耦接于集成电路设计的线路，接着取得对应于假想组件的电路仿真软件模型文件，其包含对应于上述电路元件的元件描述。然后根据电路仿真软件模型文件，利用一验证工具执行一验证程序以验证接脚与集成电路设计的线路是否正确连接。

本发明另外提供一种集成电路整合方法，其用以将硅智财组件合并至集成电路设计的线路中。首先，取得包含至少一硅智财组件的假想组件的集成电路设计，该假想组件的接脚与集成电路设计的其它线路已验证为正确连接。接着取得硅智财组件的实体线路，并且以该硅智财组件的实体线路取代假想组件，其中，集成电路设计由下列步骤所产生。

取得硅智财组件的假想组件，其中假想组件具有至少一接脚并且在其内部具有分别耦接至上述接脚的至少一电路元件。将假想组件置入于集成电路设计中并使得上述接脚耦接于集成电路设计的其它线路，最后利用一验证工具验证上述集成电路设计是否正确。

本发明另外提供一种对应于硅智财组件的假想组件。该假想组件包括一外框，其具有一长度与宽度，至少一接脚，其连接于上述外框上，以及至少一电路组件，其设置于上述外框内并且具有耦接于上述接脚的至少一终端，用以验证上述假想组件的上述接脚与上述集成电路设计的线路是否正确连接。上述电路组件为电阻、晶体管、电容、二极管的任一类电路组件，且其具有一唯一值。

本发明方法使得硅智财所有人不需提供实际的集成电路电路设计给设计者，使设计者可以经由一般验证工具得知内部电路布局的正确性，进而保护其硅智财。

附图说明

图1a为标准假想组件的示意图。

图1b为图1a的标准假想组件的电路仿真软件模型文件的示意图。

图1c为以实体线路取代假想组件的示意图。

图1d为集成电路中的假想组件被硅智财数据库中的实体电路取代后的示意图。

图2为使用假想组件时，使用工程工具可能侦测不到线路错误的示意图。

图3为本发明于假想组件中置入电路组件，用以执行集成电路设计的验证程序的示意图。

图4a～4d为本发明置入于假想组件中且连结至接脚的不同类型的电路组件的示意图。

图5为本发明的假想组件的电路仿真软件模型文件的示意图。

图6为本发明的保护及整合集成电路的硅智财的方法的步骤流程图。

图7为显示本发明的集成电路整合方法的步骤流程图。

图8为显示本发明的硅智财组件交易方法的步骤流程图。

符号说明

100、200、300    假想组件          105    电路仿真软件模型文件

115              电路              120    硅智财

410              电阻              420    电容

430              两极真空管        440    晶体管

110              实体布局

具体实施方式

本发明揭示一种集成电路设计和整合方法及使用于上述方法的硅智财组件假想组件、硅智财组件交易方法和集成电路产品，于假想组件内部耦接电路组件，使得设计者不需取得完整集成电路设计，通过验证工具即可检验其电路布局是否正确。

如前文所述，硅智财提供者提供集成电路芯片的假想组件(phantomcell)给集成电路设计者，并且将组件中设计好且经过授权的电路布局设计提供给集成电路制造商。集成电路制造商将自集成电路设计者取得的假想组件与自硅智财提供者取得的对应于假想单的实体路合并以制造集成电路设计者所需的集成电路芯片。

图1a为标准假想组件的示意图。本发明范例中提供的假想组件100(通称为硅智财组件)具有三支接脚(包含输出/输入)，其分别标示为A、B及C，且三支接脚分别耦接于线路A、线路B及线路C。除了外观尺寸及接脚数目，假想组件100并不提供其它任何相关信息。

图1b为图1a的标准假想组件的电路仿真软件模型文件的示意图。除了假想组件外，硅智财提供者有时也提供假想组件的电路仿真软件模型文件。在进行电路分析时，必须先建立其电路仿真软件模型文件(spice modelfile)105，也称为电路描述文件(Netlist)，此文件通常为文字文件，可由一般的文字编辑器或其它各种布局(layout)程序产生。根据电路仿真软件模型文件105所载，假想组件100除了具有三支接脚外，其内部没有电路布局。

图1c为以实体线路取代假想组件的示意图。当集成电路设计者完成集成电路设计后，将集成电路送至集成电路制造商，其以设计好的实体线路取代假想组件。举例来说，如图1c所示，假想组件100，也通称为硅智财组件，被实体电路设计150取代，其包含实作该假想组件100(硅智财组件)的实体电路。因为假想组件100及实体电路设计150由某种形式的硬件描述语言(hardware description language，HDL)所描述，因此可以很容易地以实体电路设计150取代假想组件100。

图1d为集成电路中的假想组件被硅智财数据库中的实体电路取代后的示意图。原本的假想组件100被实体电路120取代，其中实体电路120中包含经由布局产生的实体布局110。图1d所示的假想组件，其尺寸大小与接脚信息皆与图1a的假想组件一致。

图2为使用假想组件时，使用工程工具(engineering tool)可能侦测不到线路错误的示意图。在集成电路设计中，通常较有可能发生的错误状况为线路与组件间的连结出错。举例来说，原本线路A应该连结至假想组件200的接脚A，线路B应该连结至假想组件200的接脚B，但实际上线路A连结至的接脚B，线路B连结至的接脚A，因为假想组件200中没有相关电路设计，当利用工程工具(如布局与线路图对比检查工具，LVS tool)执行验证程序时，无法检验出线路间连结方式的正确性。因此，一般常发生的线路连结状况无法被正确检测出来。此外，当某单一线路与多个接脚连结，或者多条线路连结至单一接脚，这些错误状况同样也无法被工程工具侦测到。

图3为本发明于假想组件中置入电路元件，用以执行集成电路设计的验证程序的示意图。本发明方法主要于假想组件中置入相关电路元件，以得知假想元件的接脚与集成电路的线路间彼此连结关系。举例来说，如图3中所示，假想组件300内置入电路元件A、电路元件B以及电路元件C，且分别与接脚A、接脚B及接脚C相耦接，其中每一电路元件皆有一唯一值。电路元件A、B、C可以是同类型的电路元件，也可以是不同类型的电路元件，除了上述电路元件外，假想组件也提供尺寸大小及接脚信息。

此外，接脚A、接脚B及接脚C分别与集成电路设计中的线路A、线路B及线路C耦接。设定电路元件A的电路元件值为5k欧姆，电路元件B的电路元件值为6k欧姆，电路元件C的电路元件值为7k欧姆。利用布局与线路图对比检查(LVS)工具执行验证程序且产生一电路描述文件，以电路元件A为例，该电路描述文件显示线路A耦接于一电阻值为5k欧姆的电阻，如此可显示线路A正确耦接于接脚A。此外，若如图2所示，线路A连结至的接脚B，线路B连结至的接脚A，则于执行验证程序后产生的电路描述文件，其应显示线路A耦接于一电阻值为6k欧姆的电阻，线路B耦接于一电阻值为5k欧姆的电阻，如此可显示集成电路的线路设计有问题，即线路A误接于接脚B，线路B误接于接脚A。

图4a～4d为显示本发明置入于假想组件中且连结至接脚的不同类型的电路元件的示意图。使用于假想组件中的电路元件可以是电阻410、电容420、两极真空管430或晶体管440。于验证程序中，若要求验证结果具有较佳准确性，不同的假想组件最好使用不同类型的电路组件。

图5为显示本发明的假想组件的电路仿真软件模型文件的示意图。本发明实施例的假想组件使用的电路元件为三个电阻，其电阻值分别为5k欧姆、6k欧姆、7k欧姆。如同其电路描述文件所载，RA表示电阻A，其耦接于节点1的接脚A，电阻值为5k欧姆。其余以此类推。

图6为显示本发明的集成电路设计方法的步骤流程图。

在S61中，取得一硅智财组件的假想组件。在本发明实施例中，假想组件具有至少三支接脚，A、B及C，且在其内部具有三个电路元件，电路元件A、电路元件B及电路元件C，其分别耦接于上述三支接脚。

在S62中，将假想组件置入于一集成电路设计中，该集成电路具有线路A、线路B及线路C，其分别耦接于接脚A、接脚B及接脚C。

在S63中，利用文字编辑器或其它各种布局程序取得对应于假想组件的电路仿真软件模型文件，其包含对应于上述电路元件的元件描述。

在S64中，根据电路仿真软件模型文件，利用一验证工具，如布局与线路图对比检查(LVS)工具，执行一验证程序，以验证接脚A、接脚B及接脚C与集成电路设计的线路A、线路B及线路C是否正确连接。

此外，通过下列步骤验证接脚与线路是否正确连接。举例来说，利用验证工具决定与接脚A耦接之一预期电路元件的特性值，接着比较预期电路元件的特性值与电路元件A的特性值。当电路元件A与预期电路元件的特性值大体地相同时，则表示接脚A与集成电路设计的线路A正确连接。

图7为显示本发明的集成电路整合方法的步骤流程图。

在步骤S71中，取得硅智财组件的假想组件，参考图3，该假想组件具有接脚A、接脚B及接脚C，且在其内部具有电路元件A、电路元件B及电路元件C，其分别耦接至接脚A、接脚B及接脚C。

在步骤S72中，将假想组件置入于集成电路设计中，并使得接脚A、接脚B及接脚C耦接于集成电路设计的线路A、线路B及线路C。

在步骤S73中，利用如布局与线路图对比检查(LVS)的验证工具验证集成电路设计是否正确。

在步骤S74中，若集成电路设计验证无误，则可取得包含至少一硅智财组件的假想组件的集成电路设计，该假想组件的接脚与集成电路设计的其它线路为正确连接。

在步骤S75中，取得硅智财组件的实体线路。

在步骤S76中，以该硅智财组件的实体线路取代假想组件。

图8为显示本发明的硅智财组件交易方法的步骤流程图。

在步骤S81中，一硅智财组件供应端提供一硅智财组件的假想组件给一集成电路设计端，并且另外提供该硅智财组件的实体线路给一集成电路服务端，其中假想组件具有至少一接脚并且在其内部具有分别耦接至该接脚的至少一电路元件。电路元件具有一唯一值，其用以跟其它电路元件有所区隔。

在步骤S82中，集成电路设计端将假想组件置入一集成电路设计中，并使得该接脚耦接于集成电路设计的线路，然后利用一验证工具验证集成电路设计，完成验证程序后，布局与线路图对比检查(LVS)工具产生验证报告，用以得知集成电路设计中的线路连结关系是否正确。若侦测到错误连结元件，则应修正集成电路设计。集成电路设计端根据侦测到的错误连结元件修正其连结线路。完成修正后，再次利用布局与线路图对比检查工具验证电路设计的正确性，直到集成电路设计完全正确无误，然后将集成电路设计端送给集成电路服务端。

在步骤S83中，集成电路设计端将集成电路设计送至集成电路服务端以进行制造。集成电路服务端将硅智财组件的实体线路取代集成电路设计中的假想组件。

本发明方法使得硅智财所有人不需提供实际的集成电路电路设计给设计者，使设计者可以经由一般验证工具得知内部电路布局的正确性，进而保护其硅智财。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求范围所界定者为准。

Claims (6)

1、一种集成电路设计方法，其特征在于，包括下列步骤：

取得至少一硅智财组件的假想组件，其中上述假想组件具有至少一接脚并且在其内部具有分别耦接至上述接脚的至少一电路元件；

将上述假想组件置入于一集成电路设计中并使得上述接脚耦接于上述集成电路设计的线路；以及

利用一验证工具及该验证工具决定的电路元件的特性值来验证上述集成电路设计是否正确。

2、如权利要求1所述的集成电路设计方法，其特征在于，上述电路元件为电阻。

3、如权利要求1所述的集成电路设计方法，其特征在于，上述验证工具为布局与线路图对比检查工具。

4、如权利要求1所述的集成电路设计方法，其特征在于，验证上述集成电路设计的正确性的步骤中，还包括下列步骤：

取得对应于上述假想组件之一电路仿真软件模型文件，上述电路仿真软件模型文件包含对应于上述电路元件的元件描述；以及

根据上述电路仿真软件模型文件，利用上述验证工具执行一验证程序，用以验证上述接脚与上述集成电路设计的线路是否正确连接。

5、如权利要求1所述的集成电路设计方法，其特征在于，验证上述集成电路设计的正确性的步骤中，其包括下列步骤：

利用上述验证工具，决定与上述接脚耦接之一预期电路元件的特性值；

比较上述预期电路元件的特性值与上述电路元件的特性值；以及

当上述电路元件的特性值与上述预期电路元件的特性值相同时，决定上述接脚与上述集成电路设计的线路正确连接。

6、一种集成电路整合方法，用以将硅智财组件合并至一集成电路设计的线路中，其特征在于，包括下列步骤：

取得一集成电路设计，其中上述集成电路设计中包含至少一硅智财组件的假想组件，上述假想组件的接脚与上述集成电路设计的其它线路已验证为正确连接；

取得上述硅智财组件的实体线路；以及

直接以上述硅智财组件的实体线路取代上述假想组件；其中，

上述集成电路设计的产生方法包含下列步骤：

取得上述硅智财组件的假想组件，其中上述假想组件具有至少一接脚并且在其内部具有分别耦接至上述接脚的至少一电路元件；

将上述假想组件置入于上述集成电路设计中并使得上述接脚耦接于上述集成电路设计的其它线路；以及

利用一验证工具及该验证工具决定的电路元件的特性值来验证上述集成电路设计是否正确。

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