CN113935271A - 自动布局布线方法 - Google Patents
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Abstract
本发明提供一种自动布局布线方法,包括获取测试版图数据;在测试版图数据中的顶层处的目标金属层处插入输入引脚和输出引脚标签;对测试版图数据进行抽取物理库信息,物理库信息包括版图后端布局布线所有层次;根据测试版图数据制作网表文件,网表文件包括顶层处的目标金属层的名字、输入引脚信息和输出引脚信息;利用物理库信息文件和网表文件以及设计版图文件导入到自动布局布线软件中;利用自动布线软件对设计版图进行结果检查。本发明提高了物理设计规则覆盖率,提高了设计效率。
Description
技术领域
本发明涉及半导体技术领域,特别是涉及一种自动布局布线方法。
背景技术
电子设计自动化(EDA)是指利用计算机辅助设计(CAD)软件,来完成超大规模集成电路(VLSI)芯片的功能设计、综合、验证、物理设计(包括布局、布线、版图、设计规则检查等)等流程的设计方式。
目前现有验证技术文件的开发验证方法,如图2所示,这种方法虽然准确,但繁琐,开发周期长,缺点主要有:
1)开发、调试、验证,以及修正时间长;
2)需要自动布局布线软件中绘制每一条物理设计规则的测试图形;
3)无法在自动布局布线软件中绘制部分复杂的物理设计规则;
4)影响先进工艺的开发进度以及客户设计计划。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种自动布局布线方法,用于解决现有技术中电子设计自动化验证技术文件繁琐且开发周期长的问题。
为实现上述目的及其他相关目的,本发明提供一种自动布局布线方法,包括:
步骤一、获取测试版图数据;
步骤二、在所述测试版图数据中的顶层处的目标金属层处插入输入引脚和输出引脚标签;
步骤三、对步骤二的所述测试版图数据进行抽取物理库信息,形成物理库信息文件,所述物理库信息包括版图后端布局布线所需层次;
步骤四、根据步骤三中的所述测试版图数据制作网表文件,所述网表文件包括步骤二中的所述顶层处的目标金属层的名字、所述输入引脚的信息和所述输出引脚的信息;
步骤五、利用步骤三中的所述物理库信息文件和步骤二中的所述网表文件导入到自动布局布线软件中;
步骤六、将设计版图文件导入至步骤五得到的所述自动布线软件,对所述设计版图文件进行设计规则正确性的检查,其中所述设计版图文件为需开发并验证的自动布线文件。
优选地,步骤一中的所述测试版图数据,为用于物理设计规则检查的测试版图数据,所述测试版图数据包含符合物理设计规则的正确测试版图图形以及不符合物理设计规则的错误测试版图图形。优选地,所述正确测试版图图形是满足集成电路工艺设计规则最小尺寸的正确版图图形;所述错误测试版图图形是比所述正确测试版图图形小一个最小格点的错误版图图形;所述最小格点是满足集成电路工艺设计规则条件下根据实际生产工艺定义的。
优选地,步骤三中利用Virtuoso的Abstract软件或者脚本对所述测试版图数据的进行所述抽取物理库信息,为利用Virtuoso的Abstract软件或者脚本中的至少一种。
优选地,步骤四中的所述自动布局布线软件包括为INNOVUS或者ICC/ICC2中的至少一种。优选地,步骤六中所述自动布线软件对设计版图进行结果检查是通过摆放所述设计版图的位置和检查所述测试版图文件的准确性。
优选地,步骤六中的所述自动布局布线软件,所检查的所述设计版图文件需满足正确版图图形不报错以及错误版图图形需报错。
优选地,步骤六中的所述自动布局布线软件,若所检查的所述设计版图文件需不满足正确版图图形不报错以及错误版图图形需报错,需对步骤三中的所述物理库信息文件和步骤二中的所述网表文件以及设计版图文件进行修正。
优选地,该方法适用于铜互连的集成电路设计。
如上所述,本发明的自动布局布线方法,具有以下有益效果:
相对于原方法覆盖的物理设计规则80%,提高了物理设计规则覆盖率,更加完善;原方法开发并完善技术文件需要3个月以上,现在只需1个月不到,提高了设计效率。
附图说明
图1显示为本发明提供的方法流程示意图;
图2显示为现有技术中的验证方法示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1,本发明提供一种自动布局布线方法,包括:
步骤一,获取测试版图数据,测试版图数据作为参照数据;
在一种可能的实施方案中,步骤一中的测试版图数据,为前期物理设计规则检查开发时所画的测试版图数据,测试版图数据包含每一条物理规则的正确测试版图图形以及错误测试版图图形。
在一种可能的实施方案中,正确测试版图图形是满足集成电路工艺设计规则最小尺寸的正确版图图形,具体地,例如工艺要求金属宽度最小为50纳米,则设计一个宽度正好是49 纳米的金属线图形;
错误测试版图图形是比正确测试版图图形小一个最小格点的错误版图图形,具体地,例如工艺要求金属宽度最小50纳米,则设计一个宽度正好是49纳米的金属线图形;
格点是满足集成电路工艺设计规则条件下根据实际生产工艺定义的。
步骤二,在步骤一种测试版图数据中的顶层处的目标金属层处插入输入引脚和输出引脚标签,目标金属层为测试版图数据的顶层某金属层;
步骤三,对步骤二中插入标签后的测试版图数据进行抽取物理库信息,物理库信息包括版图后端布局布线所需的所有层次;
步骤三中的抽取物理库信息,为利用Virtuoso的Abstract软件或者脚本中的一种,应当理解的是,此处为优选的实施方案,也可采用其它的方式抽取物理库信息;
步骤四,根据步骤三中的测试版图数据制作网表文件,网表文件包括步骤二中的顶层处的目标金属层的名字,输入引脚的信息和输出引脚的信息,所制作的网表文件实际并无真正电路信息;
在一种可能的实施方案中,网表文件如:module top(X,A);
Input X;
Output A;
BEOL i_BEOL(.X(X),.A(A));
Endmodule
在一种可能的实施方案中,步骤四中的自动布局布线软件包括INNOVUS或者ICC/ICC2 中的至少一种,应当理解的是,此处为优选的实施方案,也可采用其它的自动布局布线软件。
步骤五,利用步骤三中的物理库信息文件和步骤二中的网表文件以及设计版图文件导入到自动布局布线软件中;
在一种可能的实施方案中,步骤五中的网表文件不包括输入引脚的信息和输出引脚的信息时,网表文件无法导入至自动布局软件。
步骤六,利用步骤五中的自动布线软件对设计版图进行结果检查,可用软件的检查功能 Verify DRC对设计版图进行检查。
在一种可能的实施方案中,步骤六中利用步骤五中的自动布线软件对设计版图进行结果检查,只需要直接摆放设计版图的位置和检查设计版图文件的准确性,无需进行后端布局布线。
具体地,位置为自动布局布线软件中Placement的平面上。
在一种可能的实施方案中,步骤六中的自动布局布线软件,所检查的设计版图文件需满足正确版图图形不报错以及错误版图图形需报错。
在一种可能的实施方案中,步骤六中的自动布局布线软件,若所检查的设计版图文件需不满足正确版图图形不报错以及错误版图图形需报错,需对步骤三中的物理库信息文件和步骤二中的网表文件以及设计版图文件进行修正。
在一种可能的实施方案中,该方法适用于铜互连的集成电路设计。
需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
综上所述,本发明,相对于原方法覆盖的物理设计规则80%,提高了物理设计规则覆盖率,更加完善;原方法开发并完善技术文件需要3个月以上,现在只需1个月不到,提高了设计效率。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种自动布局布线方法,其特征在于,至少包括:
步骤一、获取测试版图数据;
步骤二、在所述测试版图数据中的顶层处的目标金属层处插入输入引脚和输出引脚标签;
步骤三、对步骤二的所述测试版图数据进行抽取物理库信息,形成物理库信息文件,所述物理库信息包括版图后端布局布线所需层次;
步骤四、根据步骤三中的所述测试版图数据制作网表文件,所述网表文件包括步骤二中的所述顶层处的目标金属层的名字、所述输入引脚的信息和所述输出引脚的信息;
步骤五、利用步骤三中的所述物理库信息文件和步骤二中的所述网表文件导入到自动布局布线软件中;
步骤六、将设计版图文件导入至步骤五得到的所述自动布线软件,对所述设计版图文件进行设计规则正确性的检查,其中所述设计版图文件为需开发并验证的自动布线文件。
2.根据权利要求1所述的自动布局布线方法,其特征在于:步骤一中的所述测试版图数据,为用于物理设计规则检查的测试版图数据,所述测试版图数据包含符合物理设计规则的正确测试版图图形以及不符合物理设计规则的错误测试版图图形。
3.根据权利要求2所述的自动布局布线方法,其特征在于:所述正确测试版图图形满足集成电路工艺设计规则最小尺寸;所述错误测试版图图形比所述正确测试版图图形小一个最小格点。
4.根据权利要求1所述的自动布局布线方法,其特征在于:步骤三中利用Virtuoso的Abstract软件或者脚本对所述测试版图数据进行抽取物理库信息。
5.根据权利要求1所述的自动布局布线方法,其特征在于:步骤四中的所述自动布局布线软件为INNOVUS或者ICC/ICC2。
6.引脚引脚设计版图文件权利要求1所述的自动布局布线方法,其特征在于:步骤六中所述自动布线软件对设计版图进行结果检查是通过摆放所述设计版图的位置和检查所述测试版图文件的准确性。
7.根据权利要求1所述的自动布局布线方法,其特征在于:步骤六中的所述自动布局布线软件,所检查的所述设计版图文件需满足正确版图图形不报错以及错误版图图形需报错。
8.根据权利要求1所述的自动布局布线方法,其特征在于:步骤六中的所述自动布局布线件,若所检查的所述设计版图文件不满足正确版图图形不报错以及错误版图图形需报错,需对所述设计版图文件进行修正。
9.根据权利要求1所述的自动布局布线方法,其特征在于:该方法适用于铜互连的集成电路设计。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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CN202111399551.6A CN113935271A (zh) | 2021-11-24 | 2021-11-24 | 自动布局布线方法 |
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Application Number | Priority Date | Filing Date | Title |
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CN202111399551.6A CN113935271A (zh) | 2021-11-24 | 2021-11-24 | 自动布局布线方法 |
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CN202111399551.6A Pending CN113935271A (zh) | 2021-11-24 | 2021-11-24 | 自动布局布线方法 |
Country Status (1)
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CN (1) | CN113935271A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116976272A (zh) * | 2023-09-21 | 2023-10-31 | 华芯巨数(杭州)微电子有限公司 | 一种集成电路设计优化布线方法、电子设备及存储介质 |
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2021
- 2021-11-24 CN CN202111399551.6A patent/CN113935271A/zh active Pending
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CN116976272A (zh) * | 2023-09-21 | 2023-10-31 | 华芯巨数(杭州)微电子有限公司 | 一种集成电路设计优化布线方法、电子设备及存储介质 |
CN116976272B (zh) * | 2023-09-21 | 2023-12-22 | 华芯巨数(杭州)微电子有限公司 | 一种集成电路设计优化布线方法、电子设备及存储介质 |
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