TWI251832B - Semiconductor memory device - Google Patents

Description

1251832 玖、發明說明： (一） 發明所屬之技術領域 本發明係關於一種半導體記憶體元件；尤其是 回儲存在半導體記憶體元件的記憶庫中之資料的設 法。 (二） 先前技術 一般而言，匯流排係被定義爲在系統或元件內 些功能性方塊當中的資料路徑。而且，半導體記憶 具有兩種匯流排，即區域資料匯流排和總資料匯流 域資料匯流排係用在核心區域內部，如記憶庫，而 匯流排係用以傳輸從資料I/O璋輸入到核心區域之 或用以傳輸從核心區域輸出到資料I/O埠之資料的路 第1圖爲傳統半導體記憶體元件之資料路徑的方 如圖所示，傳統半導體記憶體元件包含埠14, 1 6，總資料匯流排GIO，第一收發器1 0和第二收發 總資料匯流排GI0係位在埠1 4和記憶庫1 6之間。 發器1 〇連接埠1 4和總資料匯流排GI0，而另一個 記憶庫1 6和總資料匯流排GIO。 各收發器，如1 〇和2 0，都具有發射器和接收器 之，第一收發器1 〇包含用以自埠1 4將輸入資料載 資料匯流排GIO之第一發射器QTx，和用以將總資 排G I 0的載入資料傳送到瑋1 4之第一接收器Q Rx。 第二收發器20包含用以自記憶庫1 6將輸出資料載 資料匯流排GIO之第二發射器Tx，和用以將總資料 用以取 備和方 咅β之一 體元件 排。區 總資料 資料， 徑。 塊圖。 記憶庫 器2 0 ° 第一收 則連接 。換言 入到總 料匯流 此外， 入到總 匯流排 1251832 G I 0的載入資料傳送到記憶庫1 6之第二接收器RX。 第2圖爲示於第1圖之第二發射器Tx和第一接收器QRx 的電路圖。如圖所示，第二發射器22(Tx)包含兩個MOS電 晶體。其中之ΜΡ係具有閘極，汲極和源極之拉升PMOS 電晶體：其中閘極自記憶庫1 6接收第一輸出資料訊號aaa ; 汲極供應核心電壓源 VCC ;及源極連接到總資料匯流排 GIO。另一個之NP係具有閘極，汲極和源極之拉降NMOS 電晶體：其中閘極自記憶庫1 6接收第二輸出資料訊號bbb ; 汲極供應接地V S S ;及源極連接到總資料匯流排GIO和拉 升PMOS電晶體MP的源極。此外，第一接收器14(QRx)係 由一個CMOS反相器INV構成。 再者，就結構而言，第一發射器QTx和第二發射器22 是完全相同，而第二接收器Rx和第一接收器1 4相同。 若第一和第二資料訊號aaa和bbb爲邏輯低準位，則 第二發射器22的拉升電晶體MP導通。因此，總資料匯流 排GIO供應邏輯高準位。其次，第一接收器1 4將總資料匯 流排GI 〇的邏輯局準位電壓反相，輸出反相訊號，即邏輯 低準位電壓’當作資料訊號c c c。 相較之下，若第一和第二資料訊號aaa和bbb爲邏輯 高準位，則第二發射器2 2的拉降電晶體Μ N導通。因此， 總資料匯流排GIO供應邏輯低準位。其次，第一接收器1 4 將總資料匯流排GIO的邏輯低準位電壓反相，輸出反相訊 號，即邏輯高準位電壓，當作資料訊號ccc。 其中，若第一資料訊號aaa係邏輯低準位，而第二資 -6 - 1251832 料訊號b b b係邏輯咼準位，則第二發射器2 2的輸出端係高 阻抗（H i - Z)。但是，當第一資料訊號a a a係邏輯高準位，而 第二資料訊號bbb係邏輯低準位時，則第二發射器22被失 能。 如上所述，上述之操作應用到第一收發器1 〇的第一發 射器QTx和第二發射器20的第二接收器Rx。 爲了增加頻寬，總資料匯流排G I Ο典型句含許多匯流 排線。例如，在具有最大頻帶之半導體記憶體元件的雙資 料率11動態隨機存取記憶體中（以下簡稱D D R 2 D R A Μ )，總 資料匯流排包含64條匯流排線。 在包含於總匯流排線中之匯流排線數等於或小於6 4之 情形下，雖然通過總匯流排線之資料的電壓準位係從接地 到核心電壓源V C C，即資料的變動範圍很寬，但是電流消 耗不是重要關鍵。換言之，電流消耗不是很大。 但是，若包含於總匯流排線中之匯流排線數大於6 4， 如匯流排線數等於1 2 8，2 5 6或5 1 2，則因爲資料的變動範 圍很寬，所以電流消耗會快速增加。 第3圖爲包含在傳統半導體記憶體元件中之各收發器 的發射器和接收器電路圖。 如圖所示，其中有發射器1 〇 〇，和具有電流鏡方塊2 1 0 和閂鎖器方塊2 2 0之接收器200。其中，連接在埠和總資料 匯流排GIO之間的發射器1 00，係用以將輸入自埠的資料 傳輸到總資料匯流排GIO。此外，用以將載入總資料匯流 排G10的資料傳輸到記憶體之接收器200，係連接在總資 1251832 料匯流排GIO和記憶體之間。 再者，參考第1圖，發射器100具有響應第一收發器10 的第一發射器QTX之功能；及包含電流鏡方塊2 1 0和閂鎖 器方塊2 2 0之接收器2 1 0，具有響應第二收發器2 0的第二 接收器Rx之功能。

發射器1〇〇包含第一 NMOS電晶體MNhNMOS電晶 體MN1的閘極接收資料訊號cdio，NMOS電晶體的汲極連 接到地，及NMOS電晶體的源極連接到總資料匯流排GIO。 其中，第一 NMOS電晶體MN1係當作拉降驅動器。 在接收器200中，電流鏡方塊210包含用以反映總資 料匯流排GI0的顯現電流之電流鏡2 1 2 ;連接在電流鏡2 1 2 和總資料匯流排GIO之間之電流控制方塊2 1 4，用以控制 顯現電流量；及連接到電流控制方塊2 1 4之開關方塊2 1 6， 用以響應資料控制訊號CP致能電流鏡的輸出。其中，電流 控制方塊214係藉由參考電壓vrtb控制。

其中，電流鏡2 1 2包含具有閘極，汲極和源極之第一 PMOS電晶體MP1，其中，閘極和汲極係二極體式的連接， 而源極則連接到供應電壓Vtl ;及具有閘極，汲極和源極之 第二PMOS電晶體MP2，其中汲極連接到輸出節點，源極 連接到供應電壓v 11，閘極連接到第一 Ρ Μ Ο S電晶體Μ P 1的 閘極。此外，電流控制方塊2 1 4包含具有閘極，汲極和源 極之第二NMPS電晶體ΜΝ2，其中閘極連接到參考電壓 vrtb，源極連接到第一 PMOS電晶體ΜΡ1的汲極，而汲極 連接到總資料匯流排GI Ο ;及具有閘極，汲極和源極之第 一 8- 1251832 三NMOS電晶體MN3，其中閘極連接到參考電壓vrtb，源 極連接到第二PMOS電晶體MP2的汲極。此外，開關方塊 216包含具有閘極，汲極和源極之第四NMOS電晶體MN4， 其中閘極連接到資料控制訊號cp，源極連接到第三NMOS 電晶體MN3，而汲極連接到地vss。 閂鎖器方塊220包含藉由資料控制訊號cp和反相資料 控制訊號cpb控制，用以反相輸出自電流鏡方塊2 1 0的反 映電壓之反相方塊222;及具有兩個迴路連接反相器INV1 和INV2，用以閂鎖反相反映電壓當作資料，將資料輸出到 記憶體之閂鎖器224。 詳而言之，反相方塊222包含具有閘極，汲極和源極 之第三PMOS電晶體MP3，其中閘極連接到反相資料控制 訊號cpb，源極連接到供應電壓vtl ;具有閘極，汲極和源 極之第四PMOS電晶體MP4，其中閘極連接到輸出自電流 鏡方塊210的反映電壓，源極連接到第三PMOS電晶體MP3 的汲極，而汲極連接到閂鎖器224 ;具有閘極，汲極和源極 之第五NMOS電晶體MN5，其中閘極連接到資料控制訊號 C p ;汲極連接到地V s s ;及具有閘極，汲極和源極之第六Ν Μ Ο S 電晶體ΜΝ 6，其中閘極連接到輸出自電流鏡方塊2 2 2的反 映電壓，汲極連接到第五NMOS電晶體ΜΝ5的源極，而源 極連接到閂鎖器2 24。 簡而言之，接收器2 00包含用以反映總資料匯流排GIO 的顯現電流，輸出反映電壓當作資料之電流鏡方塊2 1 0 ;及 用以反相輸出自電流鏡方塊2 1 0的反映電壓，閂鎖住反轉 一 9- 1251832 的反映電壓當作資料，將資料輸出到記憶庫之閂鎖器方塊 220 〇 如上所述，用以回復儲存在記憶庫的資料和將該資料 傳輸到埠之另一個發射器和接收器，具有與發射器〗〇 〇和 接收器200相同的結構。 其中，其係一種直流電壓之參考電壓vrtb，根據總資 料匯流排GIO的長度，操作頻率等，具有預定的準位。

第4圖爲示於第3圖之發射器1 〇 〇和接收器2 0 0的模 擬結果波形圖。 當輸入指令時，如寫入或讀取指令，資料控制訊號cp 係一種具有預定活性周期，如1 tck(l個內部時脈周期）， 之高活性脈衝。 下面，參考第3圖和第4圖，詳細說明包含在根據本 發明之半導體記憶體元件中之發射器和接收器的操作。

首先，若資料訊號cdio係邏輯高準位，則第一 NMOS 電晶體MN 1導通。然後，在總資料匯流排GI0上，會流過 顯現電流。換言之，顯現電流係在流過源極電壓vtl和地vss 之間之第一 PM0S電晶體MP1，第二NMOS電晶體MN2， 總資料匯流排GI0和第一 NM0S電晶體MN1的電流路徑產 生。其中，響應顯現電流供應在總匯流排上之電壓係等於 或小於vtl^tp，即供應電壓vtl減去第一 PM0S電晶體MP1 的臨限電壓之値。結果，藉由電流鏡2 1 2，在第二P M 0 s電 晶體Μ P 2和第三N Μ 0 S電晶體MN 3之間之輸出節點A的 反映電壓，變成邏輯高準位。 那時，若藉由資料控制訊號CP導通第四NM0S電晶體 -1 0 - 1251832 MN 4，則輸出節點 A的反映電壓是不穩定的。因此，第二 P Μ 0 S電晶體Μ Ρ 2的尺寸必須設計，用以防止輸出節點的 反映電壓快速減少。

其次，若資料控制訊號cp爲邏輯高準位，則第三PMOS 電晶體MP3和第五NMOS電晶體MN5導通。那時，若反 映電壓爲邏輯高準位，則第六NMOS電晶體MN6導通，而 第一節點B爲邏輯低準位。然後，連接到第一節點B的閂 鎖器2 24保持輸出邏輯高準位，直到資料控制訊號cp在下 次被活化之後，第一節點B的電壓準位才改變。 在資料訊號cdio輸入邏輯低準位之另一種情形下，在 發射器100中之第一 NMOS電晶體MN1導通。結果，在供 應電壓vtl和地vss之間之電流路徑，沒有產生顯現電流。 因此，在電流鏡212中之第一和第二PM0S電晶體關閉。 此時，若第四NMOS電晶體MN4藉由資料控制訊號cp導 通，則輸出節點A的反映電壓下降，即邏輯低準位。

其次，若資料控制訊號cp爲邏輯高準位，則第三PM0S 電晶體MP3和第五NMOS電晶體MN5導通。此時，若反 映電壓係邏輯低準位，則第四PM0S電晶體MP4導通，而 第一節點B爲邏輯高準位。然後，連接到第一節點B的閂 鎖器2 24保持輸出邏輯低準位，直到資料控制訊號cp在下 次被活化之後，第一節點B的電壓準位才改變。 在接收器2 0 0中，供應電壓的準位約爲1 . 8 V。因此， 若資料訊號ccHo爲邏輯高準位，則總資料匯流排GI0的電 壓準位稍高於0V ;而且，另一方面，因爲M0S電晶體的 -11- 1251832 臨限電壓，所以總資料匯流排GIO的電壓準位約小於1 V。 換言之，在本發明中，供應到總資料匯流排GIO之電壓準 位的變動範圍很窄，即約1 V。相較之下，在習知技術中， 若資料訊號的變動範圍係約從0V到2V，如示於第4圖之 cdio，則供應到總資料匯流排GIO之電壓準位的變動範圍 很寬，即約2V。因此，因爲供應到總資料匯流排GIO之電 壓準位的變動範圍很窄，所以根據本發明之半導體記憶體 元件可以最小化在總資料匯流排GIO的電流消耗。結果， 雖然總資料匯流排GIO具有超過1 28條線之許多匯流排線， 如2 5 6條線或5 1 2條線，但是半導體記憶體元件中之總資 料匯流排GIO的電流消耗可以令人滿意。 另一方面，爲了減少電流消耗，如第3圖所示，發射 器100可以由拉升驅動器構成，如一個PMOS電晶體，而 非拉降驅動器，如第一 NM 0 S電晶體MN1。但是，在此由 拉升驅動器構成之發射器1 00的情形下，拉升驅動器的尺 寸應該比拉降驅動器大兩倍。因此，拉升驅動器對於半導 體記憶體元件中之發射器而言，並非適當的選擇。 此外，參考第1圖，在第3圖中所說明之各發射益1〇〇 和接收器2 0 0，也可以應用到各連接到記憶庫之第二收發器 2 0的第二發射器T X，和連接到瑋之第一發射器1 〇的第一 接收器QRx。 如上所述，根據本發明之半導體記憶體元件具有最小 化流過總資料匯流排之電流量的效應。結果’在半導體記 憶體元件中之總資料匯流排，具有許多比傳統半導體記憶 -1 2 - 1251832 體元件多之匯流排線，如1 2 8，2 5 6和5 1 2。 半導體記憶體元件典型具有許多記憶庫和許多埠’而 且有一個總資料匯流排G I 0連接到許多記憶庫和許多埠。 因此，爲將資料能傳輸在許多記憶庫和埠之間’總資料匯 流排GI 0連接到許多收發器，用以將資料傳輸在總資料匯 流排GIO和記憶庫之間，或在總資料匯流排GIO和埠之間。 但是，因爲參考電壓vrtb係供應到第二和第三NMOS 電晶體MN 2和MN3的閘極，所以示於第3圖之接收器總 是導通。因此，當接收器沒有在操作時，接收器消耗相同 的電流。 在半導體記憶體元件之操作的預定時序方面，雖然許 多收發器連接到總資料匯流排GI 0的一條匯流排線，但是 只有一對發射器和接收器在一條匯流排線中彼此交換資 料。因此，除了操作的收發器之外的預定時序，電流消耗 會發生在所有連接到總資料匯流排GIO之不使用的收發 器。 (三）發明內容 因此，本發明之目的在於提供一種半導體記憶體元件， 用以在半導體記憶體元件包含使用電流檢知法捕捉總資料 匯流排中的資料之收發器的情形下，最小化在預定時序中 實際沒有使用的收發器之接收器的電流消耗。 根據本發明之方向，本發明提供一種具有用以儲存資 料之記憶庫和當作資料I/O端之埠的半導體記憶體元件， 包含用以對應資料流通顯現電流之總資料匯流排；響應輸 -13- I251832 入指令，用以將資料從記憶體傳送到總資料匯流 個第一收發器；每一個都用以將總資料匯流排選 到複數個第一收發器的每一個之複數個第一開關 應輸入指令，用以將資料傳送在埠和總資料匯流 複數個第二收發器；及每一個都用以將總資料匯 性連接到複數個第二收發器的每一個複數個第 塊，其中響應顯現電流之資料匯流排電壓的變動 供應電壓和地之間的間距。 (四）實施方式 下面，將參考附圖詳細說明根據本發明之用 電流消耗的半導體記憶體元件。 第5圖爲根據本發明的半導體記憶體元件的 方塊圖。

如圖所示，半導體記憶體元件包含複數個I/O 和埠1 ;複數個記憶庫，記憶庫〇，記憶庫1，記. 記憶庫3 ;位在複數個I/O埠，璋〇和埠1，與複 庫，記憶庫〇，記憶庫1，記憶庫2和記憶庫3之 料匯流排GIO ;用以交換總資料匯流排GIO與複 庫，記憶庫0，記憶庫1，記憶庫2和記憶庫3之 之複數個第一收發器5 3 0，540，5 5 0和5 60 ;複數 關S/W2，S/W3，S/W4和S/W5，每一個開關都是 料匯流排GIO連接或斷接複數個記憶庫，記憶庫 庫1，記憶庫2和記憶庫3的每一個；複數個第二收 和5 20，用以交換總資料匯流排GIO與複數個I/O 排之複數 擇性連接 方塊；響 排之間之 流排選擇 二開關方 範圍窄於 以最小化 資料路徑 j：阜，纟阜〇 隱庫2和 數個記憶 間之總資 數個記憶 間的資料 個第一開 要將總資 0，記憶 發器510 埠，埠0 -14- 1251832 和埠1之間的資料；及複數個第二開關S/WO和S/Wl，每 一開關都是要將總資料匯流排GIO連接或斷接複數個I/O 埠，埠0和埠1的每一個。 換言之，在根據本發明之半導體記億體元件中，複數 個第一開關S/W2，S/W3，S/W4和S/W5係位於在總資料匯 流排GIΟ與複數個記憶庫，記憶庫〇，記憶庫1，記憶庫2 和記憶庫3之間。此外，若半導體記憶體元件具有複數個I/O 璋，即多埠半導體記憶體元件，就像示於第5圖之半導體 記憶體元件，則複數個第二開關S/W 1和S/W2位在總資料 匯流排GIO與複數個I/O璋，埠〇和埠1之間。另一方面， 若半導體記憶體元件沒有許多I/O璋，則不需要第二開關， 如 S/W1 和 S/W2。

第6圖爲示於第5圖之第一收發器，如1 0，和開關S/W 的電路圖。 如圖所示，包含在第二收發器5 1 0之發射器Tx和接收 器Rx，與示於第3圖之發射器100和接收器200相同。因 此，此處不說明收發器1 〇 Tx和Rx之結構和操作。 其中，開關S/W由具有閘極，汲極和源極之NMOS電 晶體MN7構成，其中閘極連接到第一開關控制訊號sw，各 汲極和源極連接到各收發器Tx和Rx及總匯流排線GIO。 第一開關控制訊號sw係響應關於響應第一收發器之記憶庫 的指令產生。該指令係一種讀取指令，寫入指令等。 另一方面，雖然在第6圖只說明第一收發器，但是第 二收發器，如5 1 0，之結構和操作與第一收發器相同。此外， -15- 1251832 除了用以控制第二開關之第二開關控制訊號係響應接收資 料之ί阜和指令產生，如讀取指令和寫入指令’第一開關具 有與第一開關相同的纟ρ構° 再者，若半導體記憶體元件具有複數個總資料匯流排’ 則各記憶庫和各埠都具有複數個與總資料匯流排數一樣多 之收發器和開關。 S/W0 S/W1 S/W2 S/W3 S/W4 S/W5 記憶庫0«埠0 〇 X 〇 X X X 記憶庫0〇埠1 X 〇 〇 X X X 記憶庫1〇埠0 〇 X X 〇 X X 記憶庫埠1 X 〇 X 〇 X X 記憶庫20埠0 〇 X X X 〇 X 記憶庫2«埠1 X 〇 X X 〇 X 記憶庫30埠0 〇 X X X X 〇 記憶庫埠1 X 〇 X X X 〇 $ 1 第1和第二開關之狀態 下面的表1圖示響應每一個複數個記憶庫，記憶庫〇， 記憶庫1，記憶庫2和記憶庫3，與每一個複數個I/O埠， 璋0和埠1，之間之資料路徑，複數個第一和第二開關，S/W05 S/W1，S/W2，S/W3，s/w 4 和 S / W 5，之狀態。 (其中，〇表示導通狀態，而X表示關閉狀態） 參考表1和第5圖，在當資料傳輸在記憶庫，如記憶 庫0，和I/O埠，如埠〇，之間時，連接在記憶庫，如記憶 1251832 庫Ο，與第一收發器，如3 0，之間，而第一收發器包含發 射器，如ΤχΟ，和接收器，如Rx〇，之第一開關，如S/W2， 及連接在埠，如埠0，與第二收發器，如1 〇，之間，而第 二收發器包含發射器，如QTxO，和接收器，如QRx〇，之 第二開關，如S/W0，導通。此時，除了 S/W0和S/W2以 外之所有的第一和第二開關，如 S/Wl，S/W3，S/W4和 S/W5，都關閉。同理，在另一種情形下，用以傳輸資料在 各埠和各記憶庫之間之一些第一和第二開關是導通的，而 用以傳輸資料在各埠和各記憶庫之間之其他的第一和第二 開關則是關閉的。 因此，在本發明中，因爲除了用以傳輸資料在各埠和 各記憶摩之間之操作收發器外，所有未使用的收發器都與 總資料匯流排GIO斷接，所以可以防止未用以傳輸在各埠 和各記憶庫之間之未使用的收發器，產生電流消耗。 第7圖爲與示於第3圖之傳統半導體記憶體元件相較， 根據本發明之半導體記憶體元件的電流消耗模擬結果波形 圖。 如圖所示，與傳統半導體記憶體元件相較，根據本發 明之半導體記憶體元件的電流消耗，平均約少1 8 %。 此外，如上所述，半導體記憶體元件包含兩種開關， 即，一種係連接在記憶庫和總資料匯流排之間，而另一種 係連接在埠和總資料匯流排之間。但是，若半導體記憶體 元件不包含多埠，即，埠和總資料匯流排之間的資料路徑 固定，則在記憶庫和總資料匯流排之間需要開關。 -17- 1251832 此外’雖然上述之開關具有Ν Μ 0 S電晶體，但是開關 可以由其他的開關組件構成，如p Μ 〇 s電晶體，雙極電晶 體，和類似組件。 再者，爲了減少電流消耗，本發明可以應用在含有使 用電k檢知法傳輸資料，指令等等之收發器的設備中。 本發明已根據特殊實施例詳細說明，但是熟悉此項技 術的那些人士所做之各種不同的變化例和修正例，可能不 會脫離本發明在後面的申請專利範圍中所界定之精神和範 圍。 (五）圖式簡單說明 根據下面參考相關附圖之優選實施例的說明，本發明 上述目的和其他的目的與特徵將會更淸楚，其中： 第1圖爲傳統半導體記憶體元件之資料路徑的方塊圖； 第2圖爲示於第1圖之發射器和接收器的電路圖； 第3圖爲傳統半導體記憶體元件之發射器和接收器的 電路圖； 第4圖爲示於第3圖之發射器和接收器的電流消耗模 擬結果波形圖； 第5圖爲根據本發明之半導體記憶體元件的資料路徑 方塊圖； 第6圖爲示於第5圖之收發器和開關的電路圖；及 第7圖爲與示於第3圖之傳統半導體記憶體元件相較， 根據本發明之半導體記憶體元件的電流消耗模擬結果波形 圖。 -1 8 - 1251832 元件符號說明 10 第一收發器 14 堤 16 記憶、庫 20 第二收發器 22 第二發射器 1 00 發射器 200 接收器 2 10 電流鏡方塊 2 12 電流鏡 2 14 電流控制方塊 2 16 開關方塊 220 閂鎖器方塊 222 反相方塊 224 閂鎖器 5 1 0 第二收發器 520 第二收發器 530 第一收發器 540 第一收發器 550 第一收發器 560 第一收發器

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Claims (1)

1251832 拾、申請專利範圍： 1 . 一種半導體記憶體元件，具有用以儲存資料之記憶庫和 當作資料I/O端之埠，包含： 用以流通對應資料之顯現電流的總資料匯流排； 響應輸入指令’用以傳輸資料在記憶庫和總資料匯流 排之間之複數個第一收發器； 每一個都用以將總資料匯流排選擇性連接到複數個第 一收發器的每一個之複數個第一開關方塊； 響應輸入指令，用以傳輸資料在埠和總資料匯流排之 間之複數個第二收發器；及 每一個都用以將總資料匯流排選擇性連接到複數個第 二收發器的每一個之複數個第二開開方塊， 其中響應顯現電流之資料匯流排電壓的變動範圍，窄 於供應電壓和地之間的間距。 2 ·如申請專利範圍第1項之半導體記憶體元件，其中第一 和第二收發器都包含： 具有藉由控制訊號控制之拉降驅動器，用以傳輸輸入 自埠或自記憶庫回復之資料之發射器；及 藉由使用電流鏡感測顯現電流，且將對應感測的顯現 電流之資料傳輸到記憶庫和埠其中之一之接收器。 3 .如申請專利範圍第2項之半導體記憶體元件，其中接收 器包含： 用以反映總資料匯流排中之電流，輸出該電流當作資 料之電流鏡方塊；及 -20- 1251832 用以問鎖輸出自電流鏡方塊的資料之閂鎖器方塊。 4·如申請專利範圍第3項之半導體記憶體元件，其中電流 鏡方塊包含： 用以反映電流之電流鏡； 連接在電流鏡和總資料匯流排之間，用以控制電流量 之電流控制方塊；及 · 連接到電流控制方塊，用以致能響應資料控制訊號之 -電流鏡的輸出之第二開關方塊。 5 ·如申請專利範圍第4項之半導體記億體元件，其中閂鎖 f 器方塊包含： 藉由資料致能訊號控制，用以反相輸出自電流鏡方塊 的資料之反相方塊；及 用以閂鎖資料之閂鎖器。 ， 6 ·如申請專利範圍第5項之半導體記憶體元件，其中電流 鏡包含：

具有閘極，汲極和源極之第一 P Μ 0 S電晶體，其中閘 極和汲極係二極體連接，源極連接到供應電壓；及 具有閘極，汲極和源極之第二Ρ Μ 0 S電晶體，其中汲 極連接到輸出節點，源極連接到供應電壓，閘極連接到 第一 PMOS電晶體的閘極。 7 .如申請專利範圍第6項之半導體記憶體元件，其中電流 控制方塊包含： 具有閘極，汲極和源極之第一 Ν Μ 0 S電晶體，其中閘 極連接到參考電壓，源極連接到第一 PMOS電晶體的汲 -21 - 1251832 極，而汲極連接到總資料匯流排；及 具有閘極，汲極和源極之第二NMOS電晶體，其中閘 極連接到參考電壓，源極連接到第二PMOS的汲極。 8 ·如申請專利範圍第 7項之半導體記憶體元件，其中第三 開關方塊包含： 具有閘極，汲極和源極之第三NMOS電晶體，其中閘 極連接到資料致能訊號，源極連接到第二NMOS電晶體 的汲極，而汲極連接到地。 9 ·如申請專利範圍第5項之半導體記憶體元件，其中反相 方塊包含： 具有閘極，汲極和源極之第一 PMOS電晶體，其中閘 極連接到反相資料致能訊號，源極連接到供應電壓； 具有閘極，汲極和源極之第二PMOS電晶體，其中閘 極連接到輸出自反映方塊之第一或第二資料，源極連接 到第一 PMOS電晶體的汲極，而汲極連接到閂鎖器； 具有閘極，汲極和源極之第一 NMOS電晶體，其中閘 極連接到資料致能訊號，而汲極連接到地；及 具有閘極，汲極和源極之第二NMOS電晶體，其中閘 極連接到輸出自反映方塊之第一或第二資料，汲極連接 到第一 NMOS電晶體的源極，而源極連接到問鎖器。 1 0 .如申請專利範圍第5項之半導體記憶體元件，其中閂鎖 器包含兩個反相器。 1 1 .如申請專利範圍第2項之半導體記憶體元件，其中拉降 驅動器包含一連接在總資料匯流排之間，具有連接到資 -22- I251832 料的閘極之NMOS電晶體。 1 2 ·如申請專利範圍第1項之半導體記憶體元件’其中第一 開關方塊包含具有閘極，汲極和源極之MOS電晶體’其 中閘極連接到響應關於記憶庫之行指令的第一控制訊號 ，汲極和源極都連接到第一收發器和總資料匯流排。 1 3 ·如申請專利範圍第1項之半導體記憶體元件，其中第二

開關方塊包含具有閘極，汲極和源極之MO S電晶體，其 中閘極連接到響應關於埠之行指令的第二控制訊號，汲 極和源極都連接到第二收發器和總資料匯流排。

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