TWI511160B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明關於半導體記憶裝置。本發明又關於包含半導體記憶裝置之半導體裝置。
近年來，例如電腦等大部份的電子裝置可以藉由使用不同的資料以執行所需操作。當資料被固持於例如記憶裝置(也稱為記憶體)等中時，可以暫時地或半永久地使用資料。記憶裝置也包含例如硬碟或軟體等廣義的外部記憶裝置(輔助記憶裝置)。但是，記憶裝置幾乎總是意指例如CPU(中央處理單元)等半導體記憶裝置。二種主要型式的記憶裝置為揮發性記憶體或非揮發性記憶體。揮發性記憶體意指資料被固持之後會隨著時間而遺失。非揮發性記憶體意指資料被固持之後可以被半永久地保持。
雖然揮發性記憶體可能遺失資料，但是，其具有短存取時間之優點。另一方面，雖然非揮發性記憶體可以半永久地固持資料，所以，其具有高功耗缺點。記憶裝置均依此方式具有特徵，以及，根據資料的種類或用途，使用每一記憶裝置。
在記憶裝置之中，有的記憶裝置(此後稱為電阻式隨機存取記憶裝置)是藉由記憶元件的電阻改變、決定電阻改變前後的電壓、以及將電壓保持作為資料而作為記憶裝置。於下，將說明電阻式存取記憶裝置的實施例。電阻式存取記憶裝置包含記憶元件，記憶元件具有的結構中，會有層(此後也稱為化合物層)插入於成對的電極之間，此層至少包含例如矽等有機化合物或無機化合物層。記憶元件在成對電極之間施加高電壓，以及，使電極短路。記憶元件的電阻據此降低。在上述電阻式存取記憶裝置中，藉由記憶元件中短路的存在，決定寫入狀態或非寫入狀態，以及，保持每一狀態的電壓以作為記憶裝置(此後稱為短路型記憶體)。(舉例而言，專利文獻1：日本公開專利申請號2007-012035)。
專利文獻1中所示的先前技術的記憶裝置具有的結構中包含記憶體電路、及記憶元件，記憶體電路設有連接至字線及位元線的選取電晶體，記憶元件連接至源極和汲極之一。在電連接至字線及位元線的記憶體電路中，預定電位位準經由字線及位元線而施加至記憶元件的第一端及第二端。當第一端與第二端之間的電位差高於或等於預定值(資料寫入狀態)時記憶元件短路，以及，當電位差低於預定值(資料非寫入狀態)時記憶元件不短路。如此，1或0的資料儲存於每一記憶元件中。此外，由於選取電晶體根據來自外部的電位以選取資料是否要寫入於記憶元件中，所以，具有小變化的選取電晶體是較佳的。舉例而言，閘極絕緣膜薄化的電晶體是較佳的。這是因為閘極絕緣膜被薄化，以致於可以降低變化，以及，可以增加每單位面積的電容。
但是，在習知的電阻式隨機存取記憶裝置中，當如上所述之具有小變化的結構應用至選取電晶體時，耐受電壓降低。如此，當位元線的電位經由選取電晶體而施加至記憶元件時，在選取電晶體中發生介電崩潰，資料可能無法寫入記憶元件中。特別地，當將資料寫入於記憶元件中所需的電壓(也稱為寫入電壓)高於選取電晶體的耐受電壓的位準時，在寫入操作時，當施加用於將資料寫入於記憶元件中所需的電壓(也稱為寫入電壓)時，在選取電晶體中會發生介電崩潰，以致於資料可能無法寫入。注意，在本說明書中，耐受電壓稱為臨界電壓，當高電壓施加於薄膜電晶體的閘極端、與源極端或汲極端之間時，會因為耐受電壓，使閘極端、及源極端或汲極端因閘極絕緣膜的崩潰而短路，或者，使薄膜電晶體的切換特徵變差。
慮及上述問題，本發明的目的是抑制電晶體的介電崩潰，以及，即使當寫入電壓的位準高於耐受電壓的位準時，仍然可以將資料正確地寫入於記憶元件中。
本發明的一實施例是半導體記憶裝置，其包含電位控制電路、電壓源端、具有閘極端、源極端、和汲極端的p型電晶體、以及包含第一端和第二端的記憶元件。第一電位從電位控制電路施加至閘極端，第二電位從電壓源端施加至源極端和汲極端之一。第一端電連接至p型電晶體的源極端和汲極端中的另一者，第二電位從電壓源端經由p型電晶體施加至第一端。第三電位為負電位，從電位控制電路施加至第二端。藉由改變第一端與第二端之間的電阻，使記憶元件進入寫入資料的狀態。將資料寫入於記憶元件中所需的電壓(也稱為資料寫入時記憶元件的第一端與記憶元件的第二端之間的電位差)高於p型電晶體的耐受電壓。資料寫入時第一電位與第二電位之間的電位差大於p型電晶體的臨界電壓的絕對值且等於或小於p型電晶體的耐受電壓。資料寫入時第二電位與第三電位之間的電位差大於p型電晶體的耐受電壓且等於或大於將資料寫入記憶元件中所需的電壓。
本發明的另一實施例是半導體記憶裝置，其包含記憶體電路部份、字線控制電路(也稱為第一控制電路)、及位元線控制電路(也稱為第二控制電路)，記憶體電路部份包含多個記憶體電路，字線控制電路經由多個第一字線及多個第二字線而電連接至記憶體電路部份，位元線控制電路經由多個位元線而電連接至記憶體電路部份。記憶體電路包含包括閘極端、源極端、和汲極端的p型電晶體、以及包含第一端和第二端的記憶元件。第一電位從字線控制電路經由多個第一字線中的任一字線而施加至閘極端，第二電位從位元線控制電路經由多個位元線中的任一位元線而施加至源極端和汲極端之一。第一端電連接至p型電晶體的源極端和汲極端中的另一者，第二電位從位元線控制電路經由p型電晶體及多個位元線中的任一位元線施加至第一端。第三電位為負電位，從字線控制電路經由多個第二字線中任一字線而施加至第二端。藉由改變第一端與第二端之間的電阻，使記憶元件進入寫入資料的狀態。將資料寫入於記憶元件中所需的電壓高於p型電晶體的耐受電壓。資料寫入時第一電位與第二電位之間的電位差大於p型電晶體的臨界電壓的絕對值且等於或小於p型電晶體的耐受電壓。資料寫入時第二電位與第三電位之間的電位差大於耐受電壓且等於或大於將資料寫入記憶元件中所需的電壓。
注意，資料寫入時第二電位與第三電位之間的電位差可以高於10V。
此外，p型電晶體的閘極絕緣膜的厚度可以為10nm或更小。
記憶元件具有的結構包含第一電極、設於第一電極上的有機化合物層、第二電極，第一電極是第二電極的一部份，第二電極是第一端的一部份以及設於有機化合物上。
記憶元件具有的結構包含第一電極、設於第一電極上的無機化合物層、第二電極，第一電極是第二電極的一部份，第二電極是第一端的一部份以及設於有機化合物上。
本發明的另一實施例是半導體裝置，其包含記憶體電路、天線、射頻(RF)電路、及邏輯電路，記憶體電路是上述實施例之一，天線傳送及接收資料，射頻(RF)電路藉由使用接收自天線的訊號以產生電源電壓，邏輯電路會有電源電壓輸入以及藉由使用儲存於半導體記憶裝置中的資料以執行算術計算。
根據本發明的另一實施例，可以抑制電晶體的介電崩潰，以及，將資料正確地寫入記憶元件中。
 實施例
於下，將參考附圖，詳細說明本發明的實施例。但是，本發明不限於下述說明，習於此技藝者可清楚其模式及細節的修改和改變，除非這些改變及修改悖離本發明的精神及範圍。因此，本發明不應解釋為侷限於下述實施例中所述。
(實施例1)
在本實施例中，說明本發明的半導體記憶裝置的一實施例。
首先，參考圖1，說明本實施例中的半導體記憶裝置。圖1是電路圖，顯示本實施例中的半導體記憶裝置。
如圖1所示，在本實施例中的半導體記憶裝置包含電位控制電路100、電晶體101、電壓源端102、及記憶元件103。
電位控制電路100包含輸入端、第一輸出端、及第二輸出端；但是，輸入端未顯示於圖1，僅顯示第一輸出端及第二輸出端。此外，電晶體101包含閘極端、源極端、和汲極端。閘極端電連接至電位控制電路100的第一輸出端，以及，源極端和汲極端之一電連接至電壓源端102。此外，記憶元件103包含第一端及第二端。第一端電連接至電晶體101的源極端和汲極端中的另一者，第二端電連接至電位控制電路100的第二輸出端。注意，在本實施例中，電晶體101具有p型導電率。此外，雖然未顯示，但是，在記憶元件103中，可以分開地設置用於資料寫入時補充電荷之電容機構。
電位控制電路100具有根據從外部輸入的訊號以控制連接至其的電路的電位之功能。舉例而言，電位控制電路100包含解碼器電路或類似者。
預定位準之電位A或是接地電位之電位B會從電位控制電路100施加至電晶體101的閘極端作為第一電位(也稱為V1)，以及，預定位準的電位C或是接地電位的電位D經由電壓源端102施加至電晶體101的源極端和汲極端中之一作為第二電位(也稱為V2)。注意，接地電位是半導體裝置中使用的共同參考電位。舉例而言，接地電位可以為正或負固定電位，或0V。此外，電位A是正電位，其滿足A>B，電位C是正電位，其滿足C>D。
關於電晶體101，可以使用薄膜電晶體(TFT)，其包含非晶矽、多晶矽、微晶(也稱為奈米晶體、半非晶)矽等為代表之非單晶半導體膜。TFT包含閘極端、源極端、和汲極端。較佳地，TFT形成於絕緣基底(例如玻璃基底)上。在使用此TFT的情形中，有很多優點。舉例而言，由於TFT可以由比使用單晶矽形成的電晶體更低的溫度形成，所以，可以實現製造成本降低或增加製造設備的尺寸。此外，可以使用具有低耐熱性的基底。TFT可以形成於透光基底上。注意，在本實施例中，可以使用閘極絕緣膜薄化的電晶體作為電晶體。舉例而言，閘極絕緣膜的厚度可以是10nm或更低。
或者，使用半導體基底、SOI基底或類似者的電晶體可以應用至電晶體101。使用半導體基底、SOI或類似者的基底的電晶體之特徵、尺寸、形狀等等的變化小，具有高電流供應能力、及具有小尺寸。因此，可以實現電路的低功耗或高度集成。在本實施例中，記憶體電路的電晶體是具有p型導電率的p型電晶體。
施加於記憶元件103的第一端與第二端之間的電壓位準為預定值或更高，以致於電阻改變。因此，電阻改變的狀態或電阻未改變的狀態儲存於記憶元件103中作為1或0的資料。此外，接地電位之電位E或是預定位準的電位F從電位控制電路100施加至記憶元件103的第二端作為第三電位(也稱為V3)。注意，電位F是負電位，為F<E。
關於記憶元件103，任何記憶元件只要可以根據元件的電阻改變來保持資料均可作為記憶元件。亦即，可以使用包含第一電極、第二電極、及設於第一電極與第二電極之間的有機化合物層之記憶元件(此後稱為有機記憶元件)；包含第一電極、第二電極、及設於第一電極與第二電極之間的非晶矽或類似者的半導體層之記憶元件(此後稱為無機記憶元件)；PRAM(相位變化隨機存取記憶體)；或類似者。
接著，說明本實施例中的半導體記憶裝置的操作。注意，在本實施例中，在每一記憶體電路中的記憶元件的第一端與第二端之間的電阻改變之狀態稱為資料寫入狀態，以及，在第一端與第二端之間的電阻未改變的狀態稱為資料未寫入狀態。此外，在資料寫入的狀態中，1的資料儲存於記憶元件中，在資料未寫入的狀態中，0的資料儲存於記憶元件中。注意，上述界定僅為舉例說明，且本發明的實施例不限於此。舉例而言，也可以在資料寫入的狀態中，儲存0的資料，以及，在資料未寫入的狀態中，儲存1的狀態。
首先，說明資料未寫入記憶元件中的操作。
當資料未寫入記憶元件中時，來自電位控制電路100的第一電位施加至電晶體101的閘極端。此外，第二電位經由電壓源端102施加至源極端和汲極端之一。關於資料未寫入記憶元件103中時第一電位及第二電位的位準，有三種情形：第一電位的位準為電位A，以及，第二電位的位準為電位C之情形；第一電位的位準為電位A，以及，第二電位的位準為電位D之情形；及第一電位的位準為電位B，以及，第二電位的位準為電位D之情形。在這些情形中，電晶體101變成關閉狀態。注意，較佳地，第一電位及第二電位設定成使施加至電晶體101的閘極端與源極端之間的電壓，亦即，第一電位與第二電位之間的電位差等於或小於電晶體101的耐受電壓。
因為電晶體101的關閉狀態，記憶元件103的第一端的電位不會改變，以及，第三電位經由電位控制電路100施加至第二端。此時，第三電位的位準為電位E。由於記憶元件103的第一端與第二端之間的電阻此時並未改變，所以，資料未被寫入。因此，資料未寫入於記憶元件103中；換言之，儲存0的資料。
接著，說明資料寫入記憶元件中的情形。
在資料寫入時，來自電位控制電路100的第一電位施加至電晶體101的閘極端。第二電位經由電壓源端102施加至源極端和汲極端之一。當資料寫入記憶元件103中時，第一電位的位準是電位B，第二電位的位準是電位C。然後，電晶體101變成開啟狀態。注意，較佳地，第一電位及第二電位設定成使施加於電晶體101的閘極端與源極端之間的電壓，亦即，第一電位與第二電位之間的電位差設定成大於電晶體101的臨界電壓的絕對值且等於或小於電晶體101的耐受電壓。
來自電壓源端102的第二電位經由電晶體101施加至記憶元件103的第一端，來自電位控制電路100的第三電位施加至第二端。此時，第三電位的位準為電位F。施加於記憶元件103的第一端與第二端之間的電壓，亦即，第二電位與第三電位之間的電位差為V2+|V3|。由於第二電位與第三電位之間的電位差大於或等於寫入電壓，所以，記憶元件103的第一端與第二端之間的電阻改變。因此，資料寫入於記憶元件103中；換言之，儲存1的資料。此時，寫入電壓較佳地高於電晶體101的耐受電壓。
經由上述步驟，1或0的資料可以儲存於記憶元件103中。
在資料寫入時，第一電位與第二電位之間的電位差設定為等於或小於電晶體的耐受電壓，以及，施加至記憶元件之第二電位與第三電位之間的電位差設定成大於電晶體的耐受電壓且等於或大於記憶元件的寫入電壓。如此，即使具有小變化的結構(舉例而言，閘極絕緣膜薄化)應用至電晶體時，仍然可以抑制電晶體的介電崩潰，以及，確保資料可以寫入記憶元件中。此外，使用閘極絕緣膜薄化的電晶體導致變化減少、電晶體特徵增進、以及電路面積縮減，因而也可以增進整體半導體記憶裝置的特徵。
(實施例2)
在本實施例中，說明實施例1中所述的半導體記憶裝置的具體結構的一實施例。
首先，參考圖2，說明本實施例中的半導體記憶裝置。圖2是方塊圖，顯示本實施例中的半導體記憶裝置的結構。
如圖2所示，在本實施例中的半導體記憶裝置包含下述：記憶體電路部份201，包含m列及n行的多個記憶體電路200，其中，第一列包含從記憶體電路200AA至記憶電路200mA之多個記憶體電路200，以及，第一行包含從記憶體電路200AA至相對於記憶體電路200AA的記憶體電路200An等多個記憶體電路200；多個位元線202，包含位元線202A至202m；多個第一字線203，包含第一字線203A至203n；多個第二字線204，包含第二字線204A至204n；位元線控制電路205；及字線控制電路206。
每一記憶體電路經由多個位元線202電連接至位元線控制電路205，以及，經由多個第一字線203中的任一字線及多個第二字線204的任一字線電連接至字線控制電路206。舉例而言，第一行中的多個記憶體電路200(記憶體電路200AA至記憶體電路200An)經由位元線202A電連接至位元線控制電路205，以及，第一列中的多個記憶體電路200(記憶體電路200AA至記憶體電路200mA)經由第一字線203A中的任一字線及第二字線204A中的任一字線電連接至字線控制電路206。
接著，將參考圖3，說明區域207中本實施例的半導體記憶裝置的更具體結構。圖3是方塊圖，顯示本實施例的半導體記憶裝置的更具體結構。
如圖3所示，區域207中的半導體記憶裝置包含記憶體電路部份201，其具有記憶體電路200AA、記憶體電路200BA、記憶體電路200AB、及記憶體電路200BB、位元線202A及202B、第一字線203A和203B、第二字線204A和204B、以及字線控制電路206。
記憶體電路200AA包含電晶體208AA及記憶元件209AA。電晶體208AA包含閘極端、源極端、以及汲極端。閘極端經由第一字線203A電連接至字線控制電路206，源極端和汲極端之一電連接至位元線202A。記憶元件209AA包含第一端及第二端。第一端電連接至電晶體208AA的源極端和汲極端中的另一者，以及，第二端電連接至第二字線204A。
記憶體電路200BA包含電晶體200BA及記憶元件209BA。電晶體208BA包含閘極端、源極端、和汲極端。閘極端經由第一字線203A電連接至字線控制電路206，以及，源極端和汲極端之一經由位元線202B電連接至位元線控制電路205。記憶元件209BA包含第一端和第二端。第一端電連接至電晶體208BA的源極端和汲極端中的另一者，第二端經由第二字線204A電連接至字線控制電路206。
記憶體電路200AB包含電晶體200AB及記憶元件209AB。電晶體208AB包含閘極端、源極端、和汲極端。閘極端經由第一字線203B電連接至字線控制電路206，以及，源極端和汲極端之一經由位元線202A電連接至位元線控制電路205。記憶元件209AB包含第一端和第二端。第一端電連接至電晶體208AB的源極端和汲極端中的另一者，第二端經由第二字線204B電連接至字線控制電路206。
記憶體電路200BB包含電晶體200BB及記憶元件209BB。電晶體208BB包含閘極端、源極端、和汲極端。閘極端經由第一字線203B電連接至字線控制電路206，以及，源極端和汲極端之一經由位元線202B電連接至位元線控制電路205。記憶元件209BB包含第一端和第二端。第一端電連接至電晶體208BB的源極端和汲極端中的另一者，第二端經由第二字線204B電連接至字線控制電路206。
注意，在圖3中所示的半導體裝置中，字線控制電路206對應於圖1中所示的電位控制電路100，設於每一記憶體電路中的電晶體及記憶元件對應於圖1中的電晶體101和記憶元件103。此外，連接至第一字線203A和203B的字線控制電路206的端子對應於圖1中的電位控制電路100的第一輸出端，以及，連接至第二字線204A和204B的字線控制電路206的端子對應於圖1中的電位控制電路100的第二輸出端。
關於電晶體208AA、電晶體208BA、電晶體208AB、及電晶體208BB，可以使用薄膜電晶體(TFT)，其包含非晶矽、多晶矽、微晶(也稱為奈米晶體、半非晶)矽等為代表之非單晶半導體膜。TFT包含閘極端、源極端、和汲極端。較佳地，TFT形成於絕緣基底(例如玻璃基底)上。在使用此TFT的情形中，有很多優點。舉例而言，由於TFT可以由比使用單晶矽形成的電晶體更低的溫度形成，所以，可以實現製造成本降低或增加製造設備的尺寸。此外，可以使用具有低耐熱性的基底。TFT可以形成於透光基底上。注意，在本實施例中，可以使用閘極絕緣膜薄化的電晶體作為電晶體。舉例而言，閘極絕緣膜的厚度可以是10nm或更低。
或者，使用半導體基底、SOI基底或類似者的電晶體可以應用至電晶體208AA、電晶體208BA、電晶體208AB、及電晶體208BB。使用半導體基底、SOI或類似者的基底的電晶體之特徵、尺寸、形狀等等的變化小，具有高電流供應能力、及具有小尺寸。因此，可以實現電路的低功耗或高度集成。在本實施例中，記憶體電路的電晶體是具有p型導電率的p型電晶體。
預定電位位準之電位G或是接地電壓之電位H會經由位元線202A而從位元線控制電路205施加至電晶體208AA和電晶體208AB中的每一電晶體的源極端和汲極端之一。類似地，預定電位位準之電位G或是接地電壓之電位H會經由位元線202B而從位元線控制電路205施加至電晶體208BA和電晶體208BB中的每一電晶體的源極端和汲極端之一。注意，接地電位是半導體裝置中使用的共同參考電位。舉例而言，接地電位可以為正或負固定電位，或0V。此外，電位G是正電位，其滿足G>H。
施加於第一端與第二端之間的電壓，亦即，記憶元件209AA、記憶元件209BA、記憶元件209AB、及記憶元件209BB中每一者的第一端與第二端之間的電位差是預定值或更高，以致於電阻改變。因此，電阻改變的狀態或是電阻未改變的狀態作為1或0的資料儲存。
關於記憶元件209AA、記憶元件209BA、記憶元件209AB、及記憶元件209BB，任何記憶元件只要可以根據元件的電阻改變來保持資料均可作為記憶元件。亦即，可以使用包含第一電極、第二電極、及設於第一電極與第二電極之間的有機化合物層之記憶元件(此後稱為有機記憶元件)；包含第一電極、第二電極、及設於第一電極與第二電極之間的非晶矽或類似者的半導體層之記憶元件(此後稱為無機記憶元件)；PRAM(相位變化隨機存取記憶體)；或類似者。
字線控制電路206包含選取電路210、第一位準偏移電路212A和212B、第一電壓源端213A和213B、第二電壓源端214A和214B、第一緩衝電路215A和215B、第二位準偏移電路216A和216B、第三電壓源端217A和217B、第四電壓源端218A和218B、及第二緩衝電路219A和219B。
選取電路210電連接至位址線211並能夠根據經由位址線211輸入的位址訊號(也稱為選取訊號)來選取用於寫入資料的記憶體電路。
第一位準偏移電路212A包含輸入端和輸出端，第一位準偏移電路212A的輸入端電連接至選取電路20。此外，第一位準偏移電路212A電連接至第一電壓源端213A及第二電壓源端214A。
第一緩衝電路215A包含多個反相電路。每一反相電路具有輸入端和輸出端。此外，在第一緩衝電路215A中，反相電路電串聯。換言之，假使將一反相器視為一級，則第一級的反相電路的輸出端電連接至第二級的反相電路的輸入端。此外，第二級的反相電路的輸出端電連接至第三級的反相電路的輸入端。注意，在第一緩衝電路215A中，使用第一級的反相電路的輸入端(圖3的第一緩衝電路215A中的第一級的反相電路的輸入端)作為第一緩衝電路215A的輸入端，以及，使用最後一級的反相電路的輸出端(圖3的第一緩衝電路215A中的第三級的反相電路的輸出端)作為第一緩衝電路215A的輸出端。此外，每一反相電路電連接至第一電壓源端213A及第二電壓源端214A。注意，圖3顯示之結構中，三個反相電路串聯作為第一緩衝電路215A；但是，反相電路的數目不限於此，而是可以適當地設定。
此外，第一緩衝電路215A的輸入端電連接至第一位準偏移電路212A的輸出端，以及，第一緩衝電路215A的輸出端經由第一字線203A電連接至記憶體電路200AA中的電晶體208AA的閘極端及記憶體電路200BA中的電晶體208BA的閘極端。
第二位準偏移電路216A包含輸入端和輸出端，第二位準偏移電路216A的輸入端電連接至選取電路210。此外，第二位準偏移電路216A電連接至第三電壓源端217A及第四電壓源端218A。
第二緩衝電路219A包含多個反相電路。每一反相電路具有輸入端和輸出端。此外，在第二緩衝電路219A中，反相電路電串聯。換言之，假使將一反相器視為一級，則第一級的反相電路的輸出端電連接至第二級的反相電路的輸入端。此外，第二級的反相電路的輸出端電連接至第三級的反相電路的輸入端。注意，在第二緩衝電路219A中，使用第一級的反相電路的輸入端(圖3的第二緩衝電路219A中的第一級的反相電路的輸入端)作為第二緩衝電路219A的輸入端，以及，使用最後一級的反相電路的輸出端(圖3的第二緩衝電路219A中的第三級的反相電路的輸出端)作為第二緩衝電路219A的輸出端。此外，在每一反相電路中，第二輸入端電連接至第三電壓源端217A，以及，第三輸入端電連接至第四電壓源端218A。注意，圖3顯示之結構中，三個反相電路串聯作為第二緩衝電路219A；但是，反相電路的數目不限於此，而是可以適當地設定。
在第二緩衝電路219A中，輸入端電連接至第二位準偏移電路216A的輸出端，以及，輸出端經由第二字線204A電連接至記憶體電路200AA中的記憶元件209AA的第二端及記憶體電路200BA中的記憶元件209BA的第二端。
第一位準偏移電路212B包含輸入端和輸出端，第一位準偏移電路212B的輸入端電連接至選取電路210。此外，第一位準偏移電路212B電連接至第一電壓源端213B及第二電壓源端214B。
第一緩衝電路215B包含多個反相電路。每一反相電路具有輸入端和輸出端。此外，在第一緩衝電路215B中，反相電路電串聯。換言之，假使將一反相器視為一級，則第一級的反相電路的輸出端電連接至第二級的反相電路的輸入端。此外，第二級的反相電路的輸出端電連接至第三級的反相電路的輸入端。注意，在第一緩衝電路215B中，使用第一級的反相電路的輸入端(圖3的第一緩衝電路215B中的第一級的反相電路的輸入端)作為第一緩衝電路215B的輸入端，以及，使用最後一級的反相電路的輸出端(圖3的第一緩衝電路215B中的第三級的反相電路的輸出端)作為第一緩衝電路215B的輸出端。此外，每一反相電路電連接至第一電壓源端213B及第二電壓源端214B。注意，圖3顯示之結構中，三個反相電路串聯作為第一緩衝電路215B；但是，反相電路的數目不限於此，而是可以適當地設定。
在第一緩衝電路215B中，輸入端電連接至第一位準偏移電路212B的輸出端，以及，輸出端經由第一字線203B電連接至記憶體電路200AB中的電晶體208AB的閘極端及記憶體電路200BB中的電晶體208BB的閘極端。
第二位準偏移電路216B包含輸入端和輸出端，第二位準偏移電路216B的輸入端電連接至選取電路210。此外，第二位準偏移電路216B電連接至第三電壓源端217B及第四電壓源端218B。
第二緩衝電路219B包含多個反相電路。每一反相電路具有輸入端和輸出端。此外，在第二緩衝電路219B中，反相電路電串聯。換言之，假使將一反相器視為一級，則第一級的反相電路的輸出端電連接至第二級的反相電路的輸入端。此外，第二級的反相電路的輸出端電連接至第三級的反相電路的輸入端。注意，在第二緩衝電路219B中，使用第一級的反相電路的輸入端(圖3的第二緩衝電路219B中的第一級的反相電路的輸入端)作為第二緩衝電路219B的輸入端，以及，使用最後一級的反相電路的輸出端(圖3的第二緩衝電路219B中的第三級的反相電路的輸出端)作為第二緩衝電路219B的輸出端。此外，每一反相電路電連接至第三電壓源端217B及第四電壓源端218B。注意，圖3顯示之結構中，三個反相電路串聯作為第二緩衝電路219B；但是，反相電路的數目不限於此，而是可以適當地設定。
在第二緩衝電路219B中，輸入端電連接至第二位準偏移電路216B的輸出端，以及，輸出端經由第二字線204B電連接至記憶體電路200AB中的記憶元件209AB的第二端及記憶體電路200BB中的記憶元件209BB的第二端。
注意，從第一電壓源端213A和213B供應預定電位位準的電位I。此外，在讀取操作的情形中，供應低於電位I的電位J。
從第二電壓源端214A和214B供應接地電位的電位K。注意，電位I和J是正電位，滿足I>J>K。
從第三電壓源端217A和217B供應接地電位的電位L。
從第四電壓源端218A和218B供應預定電位位準的電位M。此外，在讀取操作的情形中，供應接地電位的電位N。注意，電位M是負電位，滿足M<N。
注意，在本實施例中，並不需要設置緩衝電路。但是，由於藉由設置緩衝電路，可以放大來自選取電路210的輸入電位，所以，可以降低來自選取電路210的輸入電位。
接著，說明本實施例中的半導體記憶裝置的操作。注意，在本實施例中，每一記憶體電路中記憶元件的第一端與第二端之間的電阻改變之狀態稱為資料寫入狀態，而記憶元件的第一端與第二端之間的電阻未改變之狀態稱為資料未寫入狀態。此外，在資料寫入的狀態中，1的資料儲存於記憶元件中，在資料未寫入的狀態中，0的資料儲存於記憶元件中。注意，上述界定僅為舉例說明，且本發明的實施例不限於此。舉例而言，也可以在資料寫入的狀態中，儲存0的資料，以及，在資料未寫入的狀態中，儲存1的狀態。注意，在電位G的位準等於電位I的位準之條件下作說明。「等於」包含實質相同的情形。
首先，在位元線控制電路205中，從位元線202A至202m中選取任一位元線。
藉由字線控制電路206，分別從第一字線203A至203n及第二字線204A至204n中選取第一字線與第二字線第一字線與第二字線中的任一字線。更具體而言，在選取電路210中，從多個位址線211中選取任一位址線，以及，將預定的電位位準經由字線施加至連接於選取的位址線之記憶體電路。此處，舉例而言，說明選取位元線202A、第一字線203A、及第二字線204A的情形。
接地電位之電位K從選取電路210施加至選取的第一字線203A、第一位準偏移電路212A、及第一緩衝電路215A，以及，預定電位位準的電位I從選取電路210施加至不是選取的第一字線203B、第一位準偏移電路212B、及第一緩衝電路215B。此外，預定電位位準的電位M從選取電路210施加至選取的字線204A、第二位準偏移電路216A、及第二緩衝電路219A，接地電位之電位L從選取電路210施加至未被選取的第二字線204B、第二位準偏移電路216B、及第二緩衝電路219B。預定電位位準的電位G從位元線控制電路205施加至選取的位元線202A。
此時，在記憶體電路200AA中，接地電位之電位K施加至電晶體208AA的閘極端作為第一電位(也稱為V1)，以及，預定的電位位準之電位G施加至源極端和汲極端之一作為第二電位(也稱為V2)。然後，電晶體208AA變成開啟狀態。注意，較佳地，第一電位和第二電位設定成使得施加至電晶體208AA的閘極端與源極端之間的電壓，亦即，第一電位與第二電位之間的電位差大於電晶體208AA的臨界電壓的絕對值且等於或小於電晶體208AA的耐受電壓。
電晶體208AA變成開啟狀態，以致於第二電位(電位G)經由電晶體208AA施加至記憶元件209AA的第一端，以及，預定電位位準且為第三電位(也稱為V3)的電位M施加至第二端。施加於記憶元件209AA的第一端與第二端之間的電壓，亦即，第二電位與第三電位之間的電位差為V2+|V3|。由於V2+|V3|高於寫入電壓，所以，記憶元件209AA的第一端與第二端之間的電阻改變。電阻改變之記憶元件209AA變成資料寫入狀態，亦即，1的資料儲存於記憶元件209AA中。
在記憶體電路200BA中，電位K施加至電晶體208BA的閘極端作為第一電位，以及，接地電位之電位H施加至源極端和汲極端之一作為第二電位。然後，電晶體208BA變成關閉狀態。注意，較佳地，第一電位和第二電位設定成使得施加至電晶體208BA的閘極端與源極端之間的電壓，亦即，第一電位與第二電位之間的電位差等於或小於電晶體208BA的耐受電壓。
電晶體208A是關閉狀態，以致於記憶元件209BA的第一端的電位未改變，電位M施加至記憶元件209BA的第二端作為第三電位。由於記憶元件209BA的第一端與第二端之間的電阻未改變，所以，資料未寫入。如此，記憶元件209BA變成資料未寫入的狀態，亦即，0的資料儲存於記憶元件209BA。
在記憶體電路200AB中，電位I施加至電晶體208AB的閘極端作為第一電位，以及，電位G施加至源極端和汲極端之一作為第二電位。然後，電晶體208AB變成關閉狀態。注意，較佳地，第一電位和第二電位設定成使得施加至電晶體208AB的閘極端與源極端之間的電壓，亦即，第一電位與第二電位之間的電位差等於或小於電晶體208AB的耐受電壓。
電晶體208AB是關閉狀態，以致於記憶元件209AB的第一端的電位未改變，接地電位之電位L施加至記憶元件209AB的第二端作為第三電位。由於記憶元件209AB的第一端與第二端之間的電阻未改變，所以，資料未寫入。如此，記憶元件209AB變成資料未寫入的狀態，亦即，0的資料儲存於記憶元件209AB中。
在記憶體電路200BB中，電位I施加至電晶體208BB的閘極端作為第一電位，以及，電位H施加至源極端和汲極端之一作為第二電位。然後，電晶體208BB變成關閉狀態。注意，較佳地，第一電位和第二電位設定成使得施加至電晶體208BB的閘極端與源極端之間的電壓，亦即，第一電位與第二電位之間的電位差等於或小於電晶體208BB的耐受電壓
電晶體208BB是關閉狀態，以致於記憶元件209BB的第一端的電位未改變，接地電位之電位L施加至記憶元件209BB的第二端作為第三電位。由於記憶元件209BB的第一端與第二端之間的電阻未改變，所以，資料未寫入。如此，記憶元件209BB變成資料未寫入的狀態，亦即，0的資料儲存於記憶元件209BB中。
注意，在本實施例中，說明資料寫入記憶體電路200AA的實施例；但是，操作不限於此，以及，資料可以寫入於另一記憶體電路中。
說明記憶體電路的第二端經由第二字線而電連接至字線控制電路的結構實施例；但是，上述結構實施例僅為一實施例，本發明的實施例不限於此。舉例而言，可以使用一結構，其中，字線控制電路的結構應用至位元線控制電路、設置第二位元線、以及記憶體電路的第二端經由第二位元線電連接至位元線控制電路。
現在，說明實施例的半導體記憶裝置中的第一電位(V1)及第三電位(V3)的最佳值。
在本實施例中，較佳地，慮及電晶體的耐受電壓及資料寫入記憶元件中所需的電壓，適當地設定第一電位及第三電位的位準。
使用圖4A及4B所示的顯示閘極端與源極端(也稱為VG)之間的電壓與電晶體的源極端與汲極端之間流動的電流之間的關係之圖形，說明電晶體的耐受電壓。圖4A顯示8V的應力電壓施加至閘極端。注意，電晶體的閘極絕緣膜薄化至約10nm的厚度。
如圖4A所示，當施加8V的應力電壓時，可以觀察到電晶體的正常切換特徵。另一方面，如圖4B所示，當施加10V的應力電壓時，關閉狀態電流量變大，以致於切換特徵降低。如此，發現約10V的應力電壓施加至電晶體導致劣化。慮及此點，施加於電晶體的閘極端與源極端之間的電壓，亦即，第一電位與第二電位之間的電位差較佳地小於10V。
此外，使用圖5中所示的寫入電壓與寫入成功率之間的關係之圖形，說明寫入電壓。如同圖5清楚可見般，記憶元件的電阻在約10V時下降，以致於發現寫入電壓較佳地設定成高於10V，以及，記憶元件中第二電位與第三電位之間的電位差較佳地等於或大於10V。
因此，舉例而言，電位設定成如下所述：第二電位為7V；第三電位為-3V；亦即，第二電位的絕對值(於下稱為│V2│)>第三電位的絕對值(於下稱為│V3│)。如此，可以抑制電晶體的介電崩潰、資料正確寫入記憶元件、及記憶元件的負載降低。
或者，舉例而言，電位設定成如下：第二電位為5V；亦即，│V2│=│V3│。如此，可以抑制電晶體的介電崩潰及資料正確寫入記憶元件。
或者，舉例而言，電位設定成如下：第二電位為1.5V；第三電位為-8.5V；亦即，│V2│<│V3│。如此，藉由不需分開地設置升壓電路，所以，可以抑制電晶體的介電崩潰、資料正確寫入記憶元件及縮減電路面積。
注意，上述電位位準僅為舉例說明且不限於所述組合。只要施加於電晶體的閘極端與源極端之間的電壓等於或小於電晶體的耐受電壓，以及，施加於記憶元件的第一端與第二端之間的電壓高於電晶體的耐受電壓且等於或高於佈線電壓，即可使用其它組合。
如上所述，1或0的資料可以儲存於記憶元件中。
在資料寫入時，在第一電位與第二電位之間的電位差設定成大於電晶體的臨界電壓的絕對值且等於或小於電晶體的耐受電壓，以及，記憶元件的第二電位與第三電位之間的電位差設定成大於電晶體的耐受電壓且等於或大於記憶元件的寫入電壓。如此，即使具有小變化的結構(舉例而言，閘極絕緣膜薄化)應用至記憶元件的電晶體時，仍然可以抑制電晶體的介電崩潰，以及，將資料確保地寫入記憶元件中。此外，使用閘極絕緣膜薄化的電晶體導致變化減少、電晶體特徵增進、以及電路面積降低，因而也可以增進整體半導體記憶裝置的特徵。
此外，在本實施例的半導體記憶裝置中，資料可以選擇性地寫入於多個記憶體電路中，因而可以儲存較大量的資訊。
注意，上述實施例可以與任何其它實施例適當地結合。
(實施例3)
在本實施例，說明本發明的半導體記憶裝置(也稱為有機記憶體)的實施例，其中，使用有機化合物的記憶元件應用至記憶體電路。
參考圖6A和6B及圖7，說明本實施例中的有機記憶體的結構。圖6A及6B是上視圖，顯示本實施例中的半導體記憶裝置的記憶體電路的結構。圖7是剖面視圖，顯示本實施例中的半導體記憶裝置的記憶體電路的結構。注意，為便於說明，圖6A及6B和7典型地顯示半導體裝置，以及，使用與真實尺寸不同的尺寸，顯示其所有或部份。
如圖6A所示，在本實施例中的半導體記憶裝置的記憶體電路包含半導體層300、電極301、電極302、電極303、電極304、開口305、及開口306。此外，在本實施例中，電晶體307設於半導體記憶裝置的記憶體電路中。此外，為簡明起見，圖6B未顯示電極304，其為圖6A中所示的元件，以及，如圖6B所示，本實施例中的半導體記憶裝置的記憶體電路包含開口308。注意，在本實施例中的半導體記憶裝置的記憶體電路中，有機化合物層及成為上電極的電極形成於電極304之上；但是，為了簡明起見，它們未顯示於圖6A及6B中。
接著，圖7顯示本實施例中的半導體記憶裝置的記憶體電路的AB剖面結構。本實施例中的半導體記憶裝置包含基底309；形成於基底309上及包含雜質區310之半導體層300；閘極絕緣膜311，設置成遮蓋半導體層300；電極303，設置於半導體層300上，以閘極絕緣膜311插入於其間；第一層間絕緣膜312，設於電極303及閘極絕緣膜311上；第二層間絕緣膜313，設於第一層間膜312上；電極301和電極302，設置成經過設於閘極絕緣膜311、第一層間絕緣膜312、及第二層間膜313中的開口而與雜質區310接觸；第三層間絕緣膜314設於電極301、電極302、第二層間膜313上；電極304設置成經過設於第三層間膜314中的開口306而與電極302接觸；第四層間膜315設置於電極304及第三層間膜314上；有機化合物層316設置成經過設於第四層間膜315中的開口305而與電極304相接觸；以及，電極317設於有機化合物層316上。
此外，圖7中的半導體記憶裝置包含電晶體307，電晶體307具有半導體層300、閘極絕緣膜311、電極301、電極302、以及電極303。
藉由添加賦予p型導電率的雜質元素，形成電晶體307中的雜質區310。舉例而言，藉由添加例如硼等p型雜質元素，形成雜質區310。
除了玻璃基底和可撓基底之外，還可以使用石英基底、矽基底、金屬基底、不銹鋼基底、或類似者作為基底309。可撓基底是可以彎曲(可撓)的基底。舉例而言，可使用聚碳酸酯、聚丙烯酸酯、聚醚碸、或類似者所形成的塑膠基底等。或者，可以使用附著膜(使用聚丙烯、聚酯、乙烯、聚氯乙烯、聚氟乙烯、等等形成的)、纖維材料形成的紙、基材膜(聚酯、聚醯胺、無機汽相沈積膜、紙、等等)或類似者。此外，記憶胞陣列可以設於形成於例如矽基底等半導體基底上的場效電晶體上、或是形成於例如玻璃基底等基底上的薄膜電晶體上。
或者，關於基底309，可以使用下述任一基底：具有n型或p型導電率的單晶矽基底、化合物半導體基底(例如GaAs基底、InP基底、GaN基底、SiC基底、藍寶石基底、ZnSe基底、等等)、以及使用接合方法或SIMOX(以佈植氧分離)法所製造的SOI(絕緣體上矽)基底。或者，可以使用有單晶矽附著的玻璃基底。
關於半導體層300，可以使用非晶矽、多晶矽、微晶(也稱為微晶或半非晶)矽等等的單層結構或疊層結構。可以以濺射法、LPCVD法、電漿CVD法、等等，形成半導體層300。
關於閘極絕緣膜311，可以應用一或多個氧化矽、氮化矽、氮氧化矽、氧氮化矽。注意，本實施例中的閘極絕緣膜311的厚度可為10nm或更少。
關於第一層間膜312，第二層間膜313、第三層間膜314、及第四層間膜315，可以使用有機材料或無機材料。舉例而言，可以應用一或眾多氧化矽、氮化矽、氮氧化矽、氧氮化矽、或是一或更多聚醯亞胺、丙烯酸、聚醯胺、聚醯亞胺醯胺、矽氧烷、苯環丁烯、及聚矽氮。
在上述實施例2中，電極303作為電晶體307的閘極電極及第一字線。關於電極303，可以使用鉭、鎢、鈦、鉬、鋁、銅、鉻、鈮、等等。或者，除了上述任一金屬形成的膜以外，也可以使用以含有上述任一金屬作為主成份的合金形成的膜或是使用包含上述任一金屬的化合物形成的膜，以形成電極303。此外，它們可以形成為單層或堆疊層。又或者，使用例如添加磷等賦予半導體膜導電率的雜質元素之多晶矽等半導體，形成電極303。在基底的整個表面上形成上述材料之後，處理(例如圖型化)成預定形狀而形成電極303。
電極301及電極302作為實施例2中的電晶體307的源極電極或汲極電極以及位元線。
電極304、電極317、及有機化合物層316作為上述實施例1和2中所述的記憶元件。具體而言，電極304作為記憶元件中的第一端的一部份，電極317作為記憶元件中的第二端的一部份。
可以使用具有高導電率的元素或化合物作為電極301、電極302、電極304、及電極317。舉例而言，可以使用選自黃金、銀、鉑、鎳、矽、鎢、鉻、鉬、鐵、鈷、銅、鈀、碳、鋁、鎂、鈦、鉭、等等中的一元素或含有複數個所述元素的合金。此外，它們可以形成為單層或堆疊層。關於含有複數個上述元素的合金，舉例而言，可以應用包含鋁和鈦的合金鋁、包含鈦和碳的合金、包含鋁和鎳的合金、包含鋁和碳的合金、包含鋁、鎳、和碳的合金、包含鋁和鉬的合金、等等。或者，可以使用例如銦錫氧化物(ITO)、包含氧化矽的銦錫氧化物(ITSO)、或銦鋅氧化物(IZO)等透光材料。此外，可以使用不同的材料以形成電極301、電極302、電極304、及電極317中的每一電極。藉由汽相沈積法、濺射法、CVD法、印刷法、或滴放法，形成電極301、電極302、電極304、及電極317。
關於有機化合物層316，以聚醯亞胺、丙烯酸、聚醯胺、苯環丁烯、環氧樹脂等為代表的有機樹脂可以與具有電洞傳輸特性的有機化合物或具有電子傳輸特性的有機化合物相結合。
關於具有電洞傳輸性的有機化合物，舉例而言，有酞菁(縮寫：H2 Pc)、銅酞菁(縮寫：CuPc)與釩氧酞菁(VOPc)。此外，還有4,4’,4”-三(N,N-二苯基胺基)三苯胺(縮寫：TDATA)、4,4’,4”-三[N-(3-甲基苯基)-N-苯基胺基]三苯胺(縮寫：MTDATA)、1,3,5-三[N,N-二(間甲基苯基)胺基]苯(縮寫：m-MTDAB)、N,N’-二苯基-N,N’-雙(3-甲基苯基)-1,1’-聯苯-4,4’-二胺(縮寫：TPD)、4,4’-雙[N-(1-萘基)-N-苯基胺基]聯苯(縮寫：NPB)、4,4’-雙{N’-[4-二(間甲基苯基)胺基]苯基-N-苯基胺基}聯苯(縮寫：DNTPD)、4,4’-雙[N-(4-聯苯基)-N-苯基胺基]聯苯(縮寫：BBPB)、4,4’,4”-三(N-咔唑基)三苯胺(縮寫：TCTA)等。
關於具有電子傳輸性的有機化合物，可使用如下述具有喹啉骨架或苯并喹啉骨架的金屬錯合物等物質：三(8-喹啉酚)鋁(縮寫：Alq3 )、三(4-甲基-8-喹啉酚)鋁(縮寫：Almq3 )、雙(10-羥基苯并[h]喹啉)鈹(縮寫：BeBq2 )、或雙(2-甲基-8-喹啉酚)-4-苯基苯酚鋁(縮寫：BAlq)等。另外，可以使用具有唑或噻唑配位子的金屬錯合物物質，如雙[2-(2-羥基苯基)苯并唑]鋅(縮寫：Zn(BOX)2 )、或雙[2-(2-羥基苯基)苯并噻唑]鋅(縮寫：Zn(BTZ)2 )等。除金屬錯合物之外，也可使用2-(4-聯苯基)-5-(4-第三丁基苯基)-1,3,4-二唑(縮寫：PBD)、1,3-雙[5-(對第三丁基苯基)-1,3,4-二唑-2-基]苯(縮寫：OXD-7)、3-(4’-第三丁基苯基)-4-苯基-5-(4”-聯苯基)-1,2,4-三唑(縮寫：TAZ)、3-(4’-第三丁基苯基)-4-(4-乙基苯基)-5-(4”-聯苯基)-1,2,4-三唑(縮寫：p-EtTAZ)、紅啡啉(縮寫：BPhen)、浴銅靈(縮寫：BCP)等。這裏所述的物質主要是具有10-6 cm2 /V‧s或以上的電子遷移率的物質。
注意，也可以使用具有上述範圍以外的遷移率之物質，例如，2,3-雙(4-二苯基胺基苯基)喹啉(縮寫：TPAQn)、9-[4-(N-咔唑基)]苯基-10-苯基蒽(下文稱為CzPA)等等。
可以使用複數個上述有機化合物的混合物，形成有機化合物層316。此外，藉由堆疊上述有機化合物，可以形成有機化合物層316。
關於有機化合物層316，絕緣體也可以混入具有電洞傳輸特性或電子傳輸特性的有機化合物中。注意，絕緣體不須均等地散佈。混合絕緣體，因而可以增進有機化合物層316的形態。如此，由於可以抑制膜的晶化等等，所以，可以進一步抑制每一記憶元件的行為變化。
此外，較佳地，有機化合物層316的厚度可為藉由施加電壓至電極304與電極317而能改變記憶元件的電阻之厚度。有機化合物層316的典型厚度分別為1nm至100nm、較佳地為10nm至60nm、更佳地為5nm至30nm。
於下，將說明本實施例中的記憶元件的寫入原理。
當有機化合物層316的物質溫度上升至轉變點時，有機化合物層316具有流動性。如此，當包含有機化合物材料的有機化合物層316的溫度上升至轉變點或更高時，有機化合物層316具有流動性且不具有一定形狀。當有機化合物層具有流動性時，固態有機化合物層316的材料的形狀不會維持且會隨著時間改變。因此，有機化合物層316轉變，以及，部份地形成電極304和電極317短路的區域。電極304和電極317短路，因此，記憶元件中的電阻降低。使用電阻改變的原理，將電阻改變前後的各別狀態被區別成記憶元件中的資料。
或者，可以使用絕緣層設置於電極304與電極317之間的結構。當設置絕緣層時，可以控制具有流動性的有機化合物層的擴張，以致於電極304及電極317可以更確定地短路。
如上所述，在本實施例中，有機記憶體應用至半導體記憶裝置，因而可以以低成本製造半導體記憶裝置。此外，藉由改變所包含的材料，可以容易地改變記憶元件的特徵。此外，藉由使用本實施例中的半導體記憶裝置，可以提供具有高可靠度的半導體記憶裝置。
注意，本實施例可以與任何其它實施例適當地結合。
(實施例4)
在本實施例，說明本發明的半導體記憶裝置(也稱為無機記憶體)的實施例，其中，使用無機化合物的記憶元件應用至記憶體電路。
參考圖8及圖9，說明本實施例中的無機記憶體的結構。圖8是上視圖，顯示本實施例中的半導體記憶裝置的記憶體電路的結構。圖9是剖面視圖，顯示本實施例中的半導體記憶裝置的記憶體電路的結構。注意，為便於說明，圖8和圖9典型地顯示半導體裝置，以及，使用與真實尺寸不同的尺寸，顯示其所有或部份。
如圖8所示，在本實施例中的半導體記憶裝置的記憶體電路包含半導體層400、電極401、電極402、電極403、電極404、電極405、開口406、開口407、及開口408。
圖9顯示本實施例中的半導體記憶裝置的記憶體電路的AB剖面結構。本實施例中的半導體記憶裝置的記憶體電路包含基底309；形成於基底410上及包含雜質區411之半導體層400；閘極絕緣膜412，設置成遮蓋半導體層400；電極405，設置於半導體層400上，以閘極絕緣膜412插入於其間；電極401由與電極405相同的材料形成；第一層間絕緣膜413，設於電極405及閘極絕緣膜412上；第二層間絕緣膜414，設於第一層間膜413上；電極402，設置成經過設於閘極絕緣膜412、第一層間絕緣膜413、及第二層間膜414中的開口406而與雜質區411接觸；電極403，設置成經過設於閘極絕緣膜412、第一層間絕緣膜413、及第二層間膜414中的開口406而與雜質區411接觸，以及，設置成經過設於絕緣膜412、第一層間膜413、及第二層間膜414中的開口407而與電極401相接觸；電極415，設置成經過設於閘極絕緣膜412、第一層間絕緣膜413、及第二層間膜414中的開口408而與電極401相接觸；無機化合物層416，設置於電極415上；以及，電極404，設置於無機化合物層416上。
此外，圖9中的半導體記憶裝置包含電晶體409，電晶體409具有半導體層400、閘極絕緣膜412、電極405、電極402、以及電極403。
藉由添加賦予p型導電率的雜質元素，形成電晶體409中的雜質區411。舉例而言，藉由添加例如硼等p型雜質元素，形成雜質區411。
除了玻璃基底和可撓基底之外，還可以使用石英基底、矽基底、金屬基底、不銹鋼基底、或類似者作為基底410。可撓基底是可以彎曲(可撓)的基底。舉例而言，可使用聚碳酸酯、聚丙烯酸酯、聚醚碸、或類似者所形成的塑膠基底等。或者，可以使用附著膜(使用聚丙烯、聚酯、乙烯、聚氯乙烯、聚氟乙烯、等等形成的)、纖維材料形成的紙、基材膜(聚酯、聚醯胺、無機汽相沈積膜、紙、等等)或類似者。此外，記憶胞陣列可以設於形成於例如矽基底等半導體基底上的場效電晶體上、或是形成於例如玻璃基底等基底上的薄膜電晶體上。
或者，關於基底410，可以使用下述任一基底：具有n型或p型導電率的單晶矽基底、化合物半導體基底(例如GaAs基底、InP基底、GaN基底、SiC基底、藍寶石基底、ZnSe基底、等等)、以及使用接合方法或SIMOX(以佈植氧分離)法所製造的SOI(絕緣體上矽)基底。或者，可以使用有單晶矽附著的玻璃基底。
關於半導體層400，可以使用非晶矽、多晶矽、微晶(也稱為微晶或半非晶)矽等等的單層結構或疊層結構。可以以濺射法、LPCVD法、電漿CVD法、等等，形成半導體層400。
關於閘極絕緣膜412，可以應用一或多個氧化矽、氮化矽、氮氧化矽、及氧氮化矽。注意，本實施例中的閘極絕緣膜412的厚度可為10nm或更少。
關於第一層間膜413及第二層間膜414，可以使用有機材料或無機材料。舉例而言，可以應用一或眾多氧化矽、氮化矽、氮氧化矽、氧氮化矽、或是一或眾多聚醯亞胺、丙烯酸、聚醯胺、聚醯亞胺醯胺、矽氧烷、苯環丁烯、及聚矽氮。
在上述實施例2中，電極405作為電晶體409的閘極電極及第一字線。關於電極405，可以使用鉭、鎢、鈦、鉬、鋁、銅、鉻、鈮、等等。或者，除了上述任一金屬形成的膜以外，也可以使用以含有上述任一金屬作為主成份的合金形成的膜或是使用包含上述任一金屬的化合物形成的膜，以形成電極405。此外，它們可以形成為單層或堆疊層。又或者，使用例如添加磷等賦予半導體膜導電率的雜質元素之多晶矽等半導體，形成電極405。藉由處理(例如圖型化)成預定形狀而形成電極405。
電極402及電極403作為上述實施例2中的電晶體409的源極電極或汲極電極以及位元線。
電極415、電極404、及有機化合物層416作為上述實施例1和2中的記憶元件。具體而言，電極415作為記憶元件中的第一端的一部份，電極404作為記憶元件中的第二端的一部份。
注意，在本實施例中，記憶體電路可以設有輔助電容器。藉由設置輔助電容器，可以補償寫入電壓。
可以使用具有高導電率的元素或化合物作為電極401、電極402、電極403、電極404、及電極415。舉例而言，可以使用選自黃金、銀、鉑、鎳、矽、鎢、鉻、鉬、鐵、鈷、銅、鈀、碳、鋁、鎂、鈦、鉭、等等中的一元素或含有複數個所述元素的合金。此外，它們可以形成為單層或堆疊層。關於含有複數個上述元素的合金，舉例而言，可以應用包含鋁和鈦的合金鋁、包含鈦和碳的合金、包含鋁和鎳的合金、包含鋁和碳的合金、包含鋁、鎳、和碳的合金、包含鋁和鉬的合金、等等。或者，可以使用例如銦錫氧化物(ITO)、包含氧化矽的銦錫氧化物(ITSO)、或銦鋅氧化物(IZO)等透光材料。此外，可以使用不同的材料以形成電極401、電極402、電極404、及電極415中的每一電極。藉由汽相沈積法、濺射法、CVD法、印刷法、或滴放法，形成電極401、電極402、電極403、及電極415。
關於無機化合物層416，可以使用例如非晶矽膜、微晶矽膜、或多晶矽膜等材料。可以藉由濺射法、LPCVD法、電漿CVD法、等等，形成這些矽膜。
或者，可以使用含有氧及氮的矽膜作為無機化合物層416。
於下，說明本實施例中的記憶元件的寫入原理。注意，在本實施例中，說明包含無機化合物層的記憶元件、及記憶元件中的寫入，無機化合物層包含矽作為應用至無機記憶元件的主元素。
預定位準的電壓施加於電極415與電極404之間，以致於在無機化合物層416、及電極415或電極404中發生矽化形成反應。當發生矽化形成反應時，在無機化合物層416與電極415或電極404之間形成矽化物。有矽化物形成的記憶元件的電阻會降低。使用電阻改變的原理，將電阻改變前後的各別狀態被區別成記憶元件中的資料。
如上所述，藉由使用無機記憶元件作為記憶元件，可以容易地形成半導體記憶裝置。此外，可以提供具有高可靠度的薄半導體記憶裝置。
注意，本實施例可以與任何其它實施例適當地結合。
(實施例5)
在本實施例中，說明設有本發明之半導體記憶裝置的應用實施例之半導體裝置。
記憶體電路包含於本實施例中的半導體裝置中以及儲存記憶體電路所需的資訊。然後，藉由使用例如無線通訊等非接觸式機構，與外界交換資訊。使用此特徵，本實施例中的半導體裝置具有例如個人驗證系統等應用，個人驗證系統儲存物件等的各別資訊，以及讀出資訊以辨識物件。此外，為了此應用，由於藉由儲存各別資訊的資料以識別物件，所以需要更高的可靠度。
參考圖10，說明本實施例中的半導體裝置的結構。圖10是方塊圖，顯示本實施例中的半導體裝置的結構。
如圖10所示，半導體裝置50包含RF電路501、時脈訊號產生電路502、邏輯電路503、及天線部518中的天線517。注意，雖然圖8中未顯示，但是，半導體裝置500經由天線517而對例如射頻通訊裝置(例如讀寫器或詢問器等可以無線通訊的裝置)等外部電路傳送及接收射頻訊號。注意，資料傳輸方法概略地分成下述三方法：電磁耦合法，其中，成對的線圈設置成彼此面對並藉由相互感應彼此通訊；電磁感應法，其中，使用感應場以執行通訊；以及，電磁波法，其中，使用電磁波以執行通訊。在本實施例中可以使用這些方法中的任何方法。
接著，說明每一電路的配置。RF電路501包含電源電路504、解調變電路505、及調變電路506。此外，時脈訊號產生電路502包含分頻電路507、計數器電路509、及參考時脈產生電路519。此外，邏輯電路503具有執行算術處理的功能，以及，包含控制器513、CPU(也稱為中央處理單元)510、ROM(唯讀記憶體)511、以及RAM(隨機存取記憶體)512。
此外，控制器513包含CPU介面514、RF介面515、以及記憶體控制器516。
此外，在RF電路501中，電源電路504包含整流電路和儲存電容器，以及，具有從收到的訊號產生電源電壓及供應電源電壓給其它電路的功能。解調變電路505包含整流電路和LPF(低通濾波器)並具有從訊通訊號中取出命令或資料的功能。調變電路506具有調變傳輸資料的功能，經過調變的資料作為傳送資料從天線517傳送。
於下，說明本實施例的半導體裝置的操作。首先，由半導體裝置接收自外部通訊裝置傳送的訊號。輸入至半導體裝置的收到訊號由解調變電路505解調變，接著輸入至控制器513中的RF介面。輸入至RF介面515的收到訊號經由CPU介面514而於CPU 510中接受算術處理。此外，根據輸入至RF介面515的收到訊號，經由記憶控制器516執行ROM 511和RAM 512的存取。
然後，在由CPU 510執行算術處理之後，產生傳輸資料，以及，輸入及輸出ROM 511和RAM 512中的資料，傳輸資料由調變電路506調變為訊號，以及，從天線517傳送至外部通訊裝置。
在本實施例中，安裝半導體記憶裝置作為半導體裝置的ROM 511或RAM 512、或者其它記憶體電路。當安裝半導體記憶裝置時，可以設置具有高可靠度的薄半導體裝置。此外，由於可以以低成本製造半導體記憶裝置，所以，可以降低半導體裝置的製造成本。
注意，本實施例可以與任何其它實施例適當地結合。
(實施例6)
在本實施例中，說明設有半導體記憶裝置的半導體裝置製造方法。
參考圖11A和11B，說明本實施例的半導體裝置。圖11A顯示本實施例的半導體裝置的結構，圖11B是剖面視圖，顯示本實施例的半導體裝置的結構。
圖11A中所示的半導體裝置包含基底600、設於基底600上的元件部601、及電連接至元件部601的天線602。
元件部601包含例如半導體記憶裝置等多個元件以及具有處理自外部收到的訊號之功能。天線602具有在半導體裝置中傳送資料的功能。
圖11B顯示圖11A中所示的半導體裝置的具體結構實施例。圖11B中所示的半導體裝置包含設於基底600上的元件604、設於元件604和基底600上的層間膜603、作為設於層間膜603上的天線之導電層605、及連接至元件604的導電層606。注意，包含元件604和導電層606的部份是元件部601。
注意，雖然在圖11B的結構中作為天線602的導電層605與導電層606設在相同層中，但是，圖11A中所示的半導體裝置不限於此結構。舉例而言，在設置元件部601之後，分開地設置絕緣膜以遮蓋元件部，以及，導電層605設於絕緣膜上。
此外，本實施例的半導體裝置不限於圖11A和11B的結構。參考圖12A及12B，說明本實施例的半導體裝置的另一結構實施例。圖12A顯示本實施例的半導體裝置的另一結構，圖12B是剖面視圖，顯示本實施例的半導體裝置的結構。
圖12A中所示的半導體裝置包含基底607、設於基底607上的元件部608、及連接至元件部608的天線609。
類似於圖11A及11B中所示的結構，元件部608包含例如記憶元件等多個元件以及具有處理自外部收到的訊號之功能。天線609具有在半導體裝置中傳送資料的功能。
圖12B顯示圖12A中所示的半導體裝置的具體結構實施例。圖12B中所示的半導體裝置包含基底607、設於基底607上的樹脂610、一部份作為天線609的導電層611、設於所述部份導電層611上的導電粒子612、設於樹脂610及導電粒子612上的導電層613、設於導電層613上的元件部608、及設於元件部608上的基底614。
在圖12A及12B的情形中，設置端子部615，以及，部份導電層611包含於端子部615中。設有元件部608的基底614附著至設有天線609的基底607。
在本實施例中，實施例1至4中的半導體記憶裝置可以作為元件部608中的半導體記憶裝置。當使用實施例1至4中的半導體記憶裝置時，可以以低成本製造具有高可靠度的半導體裝置。
當多個元件部608預先設於大基底上並接著被切割成分別的區時，可以以低成本形成元件部608。關於此時使用的基底607和基底614，可以使用玻璃基底、石英基底、陶瓷基底、金屬基底(例如不銹鋼基底)、半導體基底(例如矽基底)、等等。或者，使用聚對苯二甲酸乙二酯(PET)、聚萘二甲酸乙二酯(PEN)、聚醚碸(PES)、丙烯酸、或類似者所形成的可撓基底作為塑膠基底。
包含於元件部608中的多個電晶體、半導體記憶裝置、等等不侷限設於相同層中，也可以設於多個層中。當元件部608設於多個層中時，使用層間絕緣膜。關於層間絕緣膜的材料，可以使用例如環氧樹脂或丙烯酸樹脂等樹脂材料、例如聚醯亞胺樹脂等透光樹脂材料、例如矽氧烷樹脂等包含矽氧烷材料之化合物材料、含有可溶於水的同質聚合物及可溶於水的共聚物、或是有機材料。或著，可以使用選取這些材料中的多個材料之堆疊結構。矽氧烷材料對應於包含Si-O-Si鍵的材料。矽氧烷具有由矽(Si)及氧(O)的鍵形成的骨架結構。關於替代物，可以使用至少含有氫(舉例而言，烷基或芳烴)的有機基。或者，可以使用氟基作為替代物。此外，至少含有氫及氟基的有機基也可以作為替代物。注意，可以以CVD法、濺射法、SOG法、滴放法、網版印刷法、等等，形成層間絕緣膜。
此外，關於層間絕緣膜的材料，為了降低產生於層與層之間的寄生電容，較佳地使用具有低介電常數的材料。當寄生電容降低時，可以取得高速操作及低耗電。
可以以CVD法、濺射法、例如網版印刷法或凹版印刷法等印刷法、SOG法、滴放法、排放法、電鍍、等等，形成導電層611及導電層613。導電層611及導電層613可以由選自鋁、鈦、銀、銅、黃金、鉑、鎳、鈀、鉭、或鉬之元素、或含有任何這些元素作為主成份的合金材料或化合物材料的單層結構或堆疊層結構所形成。
舉例而言，在以網版印刷法形成導電層611及導電層613的情形中，可以藉由選擇性地印刷導電膏，形成導電層611和導電層613，導電膏中，具有數nm至數十μm的粒徑之導電粒子溶解於或散佈於有機樹脂中。關於導電粒子，可以使用銀、黃金、銅、鎳、鉑、鈀、鉭、鉬、或鈦中之一或更多的金屬粒子；鹵化銀的微粒子；或是散佈的奈米粒子。關於包含於導電膏中的有機樹脂，可以使用選自作為金屬粒子接合劑的有機樹脂、溶劑、散佈劑及塗著材料中之一或更多。典型地，可以使用例如環氧樹脂或矽樹脂等有機樹脂。此外，在形成導電層時，在擠出導電膏之後，較佳地執行烘烤。舉例而言，在使用包含銀的微粒子(例如粒徑等於或大於1nm且等於或小於100nm)作為導電膏材料的主成份之情形中，以150至300℃範圍的溫度，將其烘烤以固化而取得導電層。或者，使用包含銲材或無鉛銲材作為其主成份的微粒子作為微粒子。在此情形中，較佳地，使用具有20μm或更小的粒徑之微粒子。當使用銲材或無鉛銲材時，可以以低成本形成導電層611及導電層613。
關於積體電路等設置於元件部608上時使用的電晶體，可以使用包含主動層的電晶體，主動層由非晶半導體、微晶半導體、多晶半導體、有機半導體等的單層結構或堆疊層結構所形成。為了取得有利的特徵，較佳地使用以金屬元素作為觸媒而晶化的主動層或是以雷射照射晶化的主動層。或者，關於主動層，可以使用SiH4 /F2 氣體或SiH4 /H2 氣體(Ar氣)之電漿CVD而形成的半導體層、或是以雷射照射的半導體層。
此外，使用等於或高於200℃且等於或低於600℃(較佳地，等於或高於350℃且等於或低於500℃)之溫度晶化而取得的結晶半導體層(低溫多晶矽層)，或是以等於或高於600℃的溫度晶化而取得的結晶半導體層(高溫多晶矽層)，形成包含於元件部608中的電晶體。
氫或鹵素較佳地以等於或高於1x1019 原子/cm3 且等於或低於1x1022 原子/cm3 的濃度、更佳地等於或高於1x1019 原子/cm3 且等於或低於5x1020 原子/cm3 的濃度，添加至元件部608中所使用的電晶體的主動層(特別是通道區)。然後，可以取得不容易產生斷裂之具有少缺陷的主動層。
此外，較佳地，提供用以阻擋例如鹼金屬等污染物之障壁膜以遮蓋包含於元件部608中的電晶體或元件部608本身捲曲。如此，可以提供未被污染且具有增進的可靠度之元件部608。注意，關於障壁膜，可以使用氮化矽膜、氮氧化矽膜、氧氮化矽膜、等等。此外，包含於元件部608中的電晶體的主動層的厚度為20至200nm，較佳地，40至170nm，更佳地45至55nm或145至155nm，仍然更佳地為50nm或150nm。如此，可以設置即使在彎曲的情形下也不易產　生斷裂的元件部608。
此外，較佳地，包含於元件部608中所使用的電晶體的主動層中的晶體形成為具有平行於載子流動的方向(通道長度方向)延伸之晶界。使用連續波雷射、或是以等於或高於10MHz、較佳地等於或高於60MHz且等於或低於100MHz的頻率操作之脈衝雷射，形成此主動層。
此外，較佳地，包含於元件部603中的電晶體具有等或小於0.35V/dec(較佳地等於或大於0.09V/dec且等於或小於0.25V/dec)之副臨界擺幅，以及，等於或大於10cm2 /Vs的遷移率。當藉由使用連續波雷射或是以等於或高於10MHz的頻率操作之脈衝雷射以形成主動層時，可以實現這些特徵。
此外，包含於元件部608中的電晶體具有環式振盪器等級之等於或高於1MHz、較佳地等於或高於10MHz(在3至5V時)之特徵。或者，包含於元件部608中的每一電晶體具有等於或高於100kHz、較佳地等於或高於1MHz(在3至5V)之頻率特徵。
可以直接使用設有元件部的基底；但是，在實施例1至4中的半導體裝置不限於此。參考圖13A至13C，說明使用與設有元件部的基底不同的基底來製造實施例1至4中的半導體裝置之實施例。一般而言，圖13A至13C顯示本實施例中的另一結構及另一製造半導體裝置的方法。
如圖13A所示，在有元件部617形成於上的基底616中，基底616上的元件部617被分開。此外，如圖13B所示，分開的元件部617可以附著至與基底616不同的基底618。注意，關於基底618，可以使用可撓基底或類似者。
以下述任何方法，使元件部617與基底616相分離：金屬氧化物膜設於具有高抗熱性的基底616與元件部617之間以及金屬氧化物膜被晶化而弱化以致於元件部617分離之方法；含氫的非晶矽膜設於具有高抗熱性的基底616與元件部617之間以及以雷射光照射或蝕刻以移除非晶矽膜以致於元件部617被分離之方法；以機械方式或是以溶液或例如CF3 氣體之蝕刻來移除有元件部617形成於上的具有高抗熱性的基底616以致於元件部617被分離之方法；等等。
或者，取代上述方法，在基底616與元件部617之間設置作為分離層的金屬膜(舉例而言，由鎢、鉬、鈦、鉭、或鈷所形成)、或金屬氧化物膜(舉例而言，由氧化鎢、氧化鉬、氧化鈦、氧化鉭、氧化鈷所形成)、金屬膜和金屬氧化物膜的堆疊層結構，以及，使用物理方式以將元件部617從基底616分離。或者，在選擇地形成開口部以使分離層曝露之後，以例如鹵氟化物(例如ClF3 )等蝕刻劑除部份分離層，然後，以物理方式，將元件部617自基底616分離。
藉由使用商業上可取得的黏著劑，將分離的元件部617接合至基底618。舉例而言，可以使用例如環氧樹脂黏著劑或樹脂添加物等黏著劑。
當元件部617接合至基底618以致於如上所述地製造半導體裝置時，可以提供即使掉落時仍不易破裂的輕薄的半導體裝置。此外，由於使用可撓基底作為基底618，所以，基底618可以接合至彎曲表面或不規則形狀以及實現不同的應用。舉例而言，如圖13C所示，半導體裝置619可以緊密地附著至藥罐的曲面。此外，當再使用基底616時，可以以低成本提供半導體裝置。
注意，本實施例可以與任何其它實施例適當地結合。
(實施例7)
在本實施例中，說明使用分離製程製造的元件以製造可撓的半導體裝置之情形。
參考圖14A至14C，說明本實施例中的半導體裝置的製造方法。圖14A至14C是上視圖，顯示本實施例中的半導體裝置的結構。
如圖14A所示，本實施例中半導體裝置包含可撓保護層701、具有天線704的可撓保護層703、及經由分離製程形成的元件部702。形成於保護層703上的天線704電連接至元件部702。雖然在圖14A中天線704僅形成於保護層703上，但是，結構未限於此結構。天線704也可以設於保護層701上。此外，當由氮化矽膜或類似者形成的障壁膜形成於元件部702、與保護層701和703之間時，可以提供具有更高可靠度的半導體裝置，而不會污染元件部702。
關於作為天線704的導電層，可以使用實施例4中所述的任何材料。注意，雖然元件部702和天線704藉由UV處理或超音波清潔而經由各向異性導電膜彼此連接，但是，不限於此方法。
如圖14B所示，插入於保護層701和703之間的元件部702的厚度較佳地等於或小於7μm，更佳地等於或大於0.1μm且等於或小於3μm。此外，當彼此重疊的保護層701和保護層703具有厚度d時，保護層701和703均較佳地具有(d/2)±30μm的厚度，更佳地具有(d/2)±10μm的厚度。此外，較佳地，保護層701和703均具有10至200μm的厚度。此外，元件部702的面積等於或小於5mm x 5mm(25mm2 )，較佳地等於或大於0.3mm x 0.3mm(0.09mm2 )且小於或等於4mm x 4mm(16mm2 )。
可以使用有機樹脂材料，形成保護層701及保護層703。由於有機樹脂材料具有高抗彎曲性，所以，較佳地作為保護層701和保護層703。此外，經由分離製程形成的元件部702本身比單晶半導體具有更高的抗彎曲性。由於元件部702、保護層701及保護層703可以彼此緊密地附著而無任何間隔，完成的半導體裝置本身具有高的抗彎曲性。由保護層701和保護層703圍繞的元件部702可以設於另一物體的表面上或內容、或嵌入於紙中。
於下說明經由分離製程形成的元件部附著至具有彎曲表面的基底之情形。
如圖14C所示，選自經由分離製程形成的元件部之一電晶體在電流流動方向上是線性的。亦即，汲極電極705、閘極電極707、及源極電極706是線性地設置。然後，電流流向與基底吸引電弧的方向配置成彼此垂直的。藉由此配置，即使當基底彎曲至吸引電弧時，應力的影響仍小，且可以抑制包含於元件部中的電晶體的特徵變化。
此外，當例如電晶體等主動元件的主動區(矽島部)的面積對基底的整個面積之比例為1至50%(較佳地為1至30%)時，可以防止應力對元件的損傷。
在未設置主動元件的區域中，主要設置基部絕緣膜材料、層間絕緣膜材料、及佈線材料。例如電晶體等主動區以外的面積相對於基底的整體面積之比例較佳地等於或高於60%。如此，可以設置容易地彎曲及具有高集成度的半導體裝置。
當使用如上所述的本實施例中半導體裝置的製造方法以製造具有半導體記憶裝置的半導體裝置時，即使在彎曲表面上仍然可以製造半導體裝置，以及，可以將半導體裝置的應用範圍製成更寬。
注意，本實施例可以與任何其它實施例適當地結合。
(實施例8)
在本實施例中，說明設有實施例7中的半導體記憶裝置之半導體裝置的應用實施例。
將參考圖15A至15F，說明具有上述實施例的任何半導體記憶裝置的半導體裝置的使用實施例。圖15A至15F顯示本發明的半導體裝置的使用實施例。
如圖15A至15F所示，可以廣泛地使用半導體裝置，以及，將半導體裝置用於紙鈔、硬幣、證券、無記名債券、證件(請參見圖15A，例如駕駛執照或居留卡)、或例如用於包裝的容器等物體(請參見圖15C，例如包裝紙或罐)、記錄媒體(請參見圖15B，例如DVD或錄影帶)、車輛(請參見圖15D，例如腳踏車)、個人物品(例如袋子或眼鏡)、食物、植物、動物、人體、衣服、生活用品、或電子裝置(例如，液晶顯示裝置、EL顯示裝置、電視機、或行動電話)、或物件的出貨標籤(請參見圖15E及15F)。
本實施例中的半導體裝置800安裝於印刷基底上、附著至表面、或併入固定於物件中。舉例而言，半導體裝置併入於書的紙中或固定於每一物件的包裝的有機樹脂中。由於本實施例的半導體裝置800可以是小巧的、輕薄的，所以，即使裝置固定至物件之後，物件本身的設計品質不會變差。此外，提供本實施例的半導體裝置800給紙鈔、硬幣、證券、無記名債券、證件、等等，所以，它們可以具有識別功能，以及，藉由使用識別功能以防止偽造。此外，藉由設於包裝物品、記錄媒體、個人物品、食物、衣服、日用品、電子裝置、或類似者中的本實施例之半導體裝置800，可以有效率地執行例如檢查系統等系統。藉由設置本實施例的半導體裝置800，連車輛也可以具有防竊等更高安全性。
當設有本發明的半導體記憶裝置的半導體裝置以此方式用於本實施例中所述的每一用途時，用於交換資訊的資料可以維持正確值。因此，可以增加物件的驗證或安全性。
注意，本實施例可以與任何其它實施例適當地結合。
本申請安以2008年4月3日向日本專利局申請之日本專利申請系號2008-096833為基礎，其內容於此一併列入參考。
100．．．電位控制電路
101．．．電晶體
102．．．電壓源端
103．．．記憶元件
200．．．記憶體電路
201．．．記憶體電路部份
202．．．位元線
203．．．第一字線
204．．．第二字線
205．．．位元線控制電路
206．．．字線控制電路
207．．．區域
208AA．．．電晶體
208BA．．．電晶體
209AA．．．記憶元件
209BA．．．記憶元件
209AB．．．記憶元件
209BB．．．記憶元件
210．．．選取電路
211．．．位址線
212A．．．位準偏移電路
213A．．．第一電壓源端
213B．．．第一電壓源端
214A．．．第二電壓源端
214B．．．第二電壓源端
215A．．．第一緩衝電路
215B．．．第一緩衝電路
216A．．．第二位準偏移電路
216B．．．第二位準偏移電路
217A．．．第三電壓源端
217B．．．第三電壓源端
218A．．．第四電壓源端
218B．．．第四電壓源端
219A．．．第二緩衝電路
219B．．．第二緩衝電路
300．．．半導體層
301．．．電極
302．．．電極
303．．．電極
304．．．電極
305．．．開口
306．．．開口
307．．．電晶體
308．．．開口
309．．．基底
310．．．雜質區
311．．．閘極絕緣膜
312．．．第一層間膜
313．．．第二層間膜
314．．．第三層間膜
315．．．第四層間膜
316．．．有機化合物層
317．．．電極
400．．．半導體層
401．．．電極
402．．．電極
403．．．電極
404．．．電極
405．．．電極
406．．．開口
407．．．開口
408．．．開口
409．．．電晶體
410．．．基底
411．．．雜質區
412．．．閘極絕緣膜
413．．．第一層間膜
414．．．第二層間膜
415．．．電極
416．．．無機化合物層
500．．．半導體裝置
501．．．射頻電路
502．．．時脈訊號產生電路
503．．．邏輯電路
504．．．電源電路
505．．．解調變電路
506．．．調變電路
507．．．分頻電路
509．．．計數器電路
510．．．中央處理單元
511．．．唯讀記憶體
512．．．隨機存取記憶體
513．．．控制器
514．．．CPU介面
515．．．RF介面
516．．．記憶體控制器
517．．．天線
518．．．天線部
519．．．參考時脈產生電路
600．．．基底
601．．．元件部
602．．．天線
603．．．層間膜
604．．．元件
605．．．導電層
606．．．導電層
607．．．基底
608．．．元件部
609．．．導電層
610．．．樹脂
611．．．導電層
612．．．導電粒子
613．．．導電層
614．．．基底
615．．．端子部
616．．．基底
617．．．元件部
618．．．基底
619．．．半導體裝置
701．．．可撓保護層
702．．．元件部
703．．．可撓保護層
704．．．天線
705．．．汲極電極
706．．．源極電極
707．．．閘極電極
800．．．半導體裝置
圖1顯示實施例1中的半導體記憶裝置的結構。
圖2顯示實施例2中的半導體記憶裝置的結構。
圖3顯示實施例2中的半導體記憶裝置的結構。
圖4A及4B顯示電晶體的電壓與電流之間的關係。
圖5顯示記憶元件的寫入電壓與寫入成功率之間的關係。
圖6A及6B顯示實施例3中的半導體記憶裝置的結構。
圖7顯示實施例3中的半導體記憶裝置結構的剖面視圖。
圖8顯示實施例4中的半導體記憶裝置的結構的上視圖。
圖9顯示實施例4中的半導體記憶裝置結構的剖面視圖。
圖10顯示實施例5中設有半導體記憶裝置的半導體裝置的結構。
圖11A及11B顯示實施例5中設有半導體記憶裝置的半導體裝置的結構。
圖12A及12B顯示實施例5中設有半導體記憶裝置的半導體裝置的結構。
圖13A至13C顯示實施例6中設有半導體記憶裝置的半導體裝置的結構。
圖14A至14C顯示實施例7中設有半導體記憶裝置的半導體裝置的結構。
圖15A至15F顯示實施例8中設有半導體記憶裝置的半導體裝置的應用實施例。
100．．．電位控制電路
101．．．電晶體
102．．．電壓源端
103．．．記憶元件

Claims (10)

  1. 一種半導體裝置，包括：第一控制電路；第二控制電路；電晶體，該電晶體為p型電晶體，該電晶體的閘極經由第一字線電連接至該第一控制電路，以及，該電晶體的源極和汲極之一者經由位元線電連接至該第二控制電路；及記憶元件，該記憶元件的第一端電連接至該電晶體的該源極和該汲極中的另一者，該記憶元件的第二端經由第二字線電連接至該第一控制電路，其中：該第一控制電路配置成經由該第一字線而供應第一電位給該電晶體的該閘極，該第二控制電路配置成經由該位元線而供應第二電位給該電晶體的該源極和該汲極之該一者，該第一控制電路配置成經由該第二字線而供應第三電位給該記憶元件的該第二端，該第三電位在資料寫入時為負電位，及在該資料寫入時該第二電位與該第三電位之間的電位差大於該電晶體的耐受電壓。
  2. 如申請專利範圍第1項之半導體裝置，其中，在該資料寫入時該第一電位與該第二電位之間的電位差大於該電晶體的臨界電壓之絕對值。
  3. 一種半導體裝置，包括：第一控制電路；第二控制電路；電晶體，該電晶體為p型，該電晶體的閘極經由第一字線電連接至該第一控制電路，以及，該電晶體的源極和汲極之一者經由位元線電連接至該第二控制電路；及記憶元件，該記憶元件的第一端電連接至該電晶體的該源極和該汲極中的另一者，該記憶元件的第二端經由第二字線電連接至該第一控制電路，其中：該第一控制電路配置成經由該第一字線而供應第一電位給該電晶體的該閘極，該第二控制電路配置成經由該位元線而供應第二電位給該電晶體的該源極和該汲極之該一者，該第一控制電路配置成經由該第二字線而供應第三電位給該記憶元件的該第二端，該第三電位在資料寫入時為負電位，及在該資料寫入時該第二電位與該第三電位之間的電位差大於該電晶體的耐受電壓，及在該資料寫入時該第一電位與該第二電位之間的電位差等於或小於該電晶體的該耐受電壓。
  4. 一種半導體裝置，包括：第一控制電路；第二控制電路； 電晶體，該電晶體為p型，該電晶體的閘極經由第一字線電連接至該第一控制電路，以及，該電晶體的源極和汲極之一者經由位元線電連接至該第二控制電路；及記憶元件，該記憶元件的第一端電連接至該電晶體的該源極和該汲極中的另一者，該記憶元件的第二端經由第二字線電連接至該第一控制電路，其中：該第一控制電路配置成經由該第一字線而供應第一電位給該電晶體的該閘極，該第二控制電路配置成經由該位元線而供應第二電位給該電晶體的該源極和該汲極之該一者，該第一控制電路配置成經由該第二字線而供應第三電位給該記憶元件的該第二端，該第三電位在資料寫入時為負電位，及在該資料寫入時該第二電位與該第三電位之間的電位差大於該電晶體的耐受電壓，及在該資料寫入時該第一電位與該第二電位之間的電位差等於或小於該電晶體的該耐受電壓，及在該資料寫入時該記憶元件的該第一端與該記憶元件的該第二端之間的電位差高於該電晶體的該耐受電壓。
  5. 如申請專利範圍第3或4項之半導體裝置，其中，在該資料寫入時該第一電位與該第二電位之間的電位差大於該電晶體的臨界電壓之絕對值。
  6. 一種半導體裝置，包括： 電晶體，該電晶體為p型電晶體，記憶元件，該記憶元件的第一端電連接至該電晶體的源極和汲極中的一者，其中：該半導體裝置配置成供應第一電位給該電晶體的閘極，供應第二電位給該電晶體的該源極和該汲極中的另一者，以及供應第三電位給該記憶元件的第二端，該第三電位為負電位；以及在資料寫入時該第二電位與該第三電位之間的電位差大於該電晶體的耐受電壓。
  7. 如申請專利範圍第1、3或4項之半導體裝置，其中，在該資料寫入時該第二電位與該第三電位之間的電位差大於10V。
  8. 如申請專利範圍第1、3或4項之半導體裝置，其中，該電晶體的閘極絕緣膜的厚度為10nm或更低。
  9. 如申請專利範圍第1、3或4項之半導體裝置，其中，該記憶元件包含配置於該第一端與該第二端之間的有機化合物層及無機化合物層之一。
  10. 如申請專利範圍第1、3、4或6項之半導體裝置，又包括：天線，射頻電路，配置成使用該天線供應的訊號以產生電源電壓，及邏輯電路，配置成執行算術處理。
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