CN113656310B - 一种神经网络张量处理器的内建自测试系统 - Google Patents

一种神经网络张量处理器的内建自测试系统 Download PDF

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Abstract

本发明公开了一种神经网络张量处理器的内建自测试系统，包括内建自测试模块、选择器和神经网络张量处理模块，内建自测试模块位于外部总线与神经网络张量处理模块之间，神经网络张量处理模块通过一个总线接口和外部总线连接以实现总线信号的读写，而该总线接口通过一个由自测试使能信号控制的选择器切换到外部总线或内建自测试模块；内建自测试模块产生测试向量、控制测试流程、获取所述神经网络张量处理模块的测试结果并比对，最终通过自测试结束通过信号和自测试结束失败信号给出测试结论；神经网络张量处理模块通过一个自测试开始信号控制测试的开始和结束，根据测试流程接收测试向量执行相应的计算并输出测试结果。

Description

一种神经网络张量处理器的内建自测试系统
技术领域
本发明涉及神经网络张量处理器领域，尤其涉及一种神经网络张量处理器的内建自测试系统。
背景技术
由于芯片生产过程中通常会引入一定不可消除的缺陷，因此，生产获得的芯片中，有一定数量的芯片功能不正常，业界通常把功能正常芯片的比例称为良率。一个成熟半导体工艺的良率通常＞95％。
半导体芯片批量生产，一次生产可获得几万到几十万个芯片，如果每一个芯片都手动筛选测试，工作量巨大几乎不可完成，因此，需要一种自动测试的技术来实现芯片的自动测试。
传统半导体芯片采用一种称为扫描链的技术来实现逻辑电路的自动测试。扫描链测试技术的基本思想是把芯片内部的寄存器全部按照首尾相连的方式进行连接，形成一条链状结构，并通过扫描链的入口把测试向量输入，再最终把测试结果输出，从而完成芯片测试任务。
扫描链测试技术存在如下几个缺点：
(1)增加芯片面积。扫描链测试技术需要把芯片内部所有的普通寄存器替换为扫描链寄存器，通常面积会增加10％～20％。芯片面积的增加会进一步增加设计复杂度，同时增加芯片成本。
(2)增加芯片管脚分布的复杂度。扫描链测试需要增加新的扫描链输入和扫描链输出管脚，并且大多数情况下扫描链条的数目不是简单的1，而是N(例如20)，这进一步增加了芯片管脚排布的复杂度。
(3)增加芯片布局布线的复杂度。扫描链测试额外增加扫描链连线，该连线影响正常的功能布线。
(4)扫描链测试方案覆盖芯片设计全流程，大大增加了芯片设计的难度。
发明内容
有鉴于现有技术的上述缺陷，本发明的目的是提供一种神经网络张量处理器的内建自测试系统，用于代替扫描链测试方案，优化芯片测试，减少芯片面积、芯片管脚分布、芯片布局布线的开销，降低芯片设计的难度。
为实现上述目的，本发明提供了一种神经网络张量处理器的内建自测试系统，其特征在于：包括内建自测试模块、选择器和神经网络张量处理模块，所述内建自测试模块位于外部总线与所述神经网络张量处理模块之间，所述神经网络张量处理模块通过一个总线接口和外部总线连接以实现总线信号的读写，而该总线接口通过一个由自测试使能信号控制的选择器切换到外部总线或内建自测试模块；
所述内建自测试模块用于产生测试向量、控制测试流程、获取所述神经网络张量处理模块的测试结果并比对，最终通过自测试结束通过信号和自测试结束失败信号给出测试结论；
所述神经网络张量处理模块通过一个自测试开始信号控制测试的开始和结束，根据测试流程接收测试向量执行相应的计算并输出测试结果。
进一步地，所述内建自测试模块包括第一存储单元、第二存储单元和比较输出单元，所述第一存储单元存储有固定的测试向量，所述测试向量为所述神经网络张量处理模块的算子计算指令；所述第二存储单元存储有用于比对的正确结果；
所述测试向量通过所述神经网络张量处理模块计算输出测试结果；
所述比较输出单元用于读取所述测试结果及存储在所述第二存储单元的与所述测试结果对应的正确结果，并将二者进行比对，进而将比对结果进行累加，最终形成的测试结论由自测试结束通过信号和自测试结束失败信号给出；
所述测试流程的控制是通过张量处理模块与测试模块间的一根控制信号线实现。
进一步地，所述比较单元包括N比特数据比较器、与门、比较结果累计寄存器、比较结果判断单元；
所述N比特数据比较器的两个输入接口分别输入所述测试结果和所述正确结果，所述N比特数据比较器用于同时比较两个输入端口的N个比特数据，比较结果是1比特数据，该结果为0代表两个输入端口的N比特数不相等，为1代表两个输入端口的N比特数相等，N的取值为两个输入端口的数据位宽；
所述与门用于执行所述N比特数据比较器的比较结果与累计比较结果进行逻辑″与″操作；
所述与门的输出由所述比较结果累计寄存器暂存，并被当做累计比较结果参与下一次的比较运算；
所述比较结果判断单元用于将累计比较结果通过所述自测试通过信号和所述自测试失败信号输出，在自测试结束时，累计比较结果为0表示测试错误，则所述自测试结束通过信号被置为0，且所述自测试结束失败信号被置为1；所述累计比较结果为1表示测试正确，则所述自测试结束通过信号被置为1，所述自测试结束失败信号被置为0。
进一步的，所述N比特数据比较器的输入数据的数据位宽的典型值为64比特、128比特、256比特或512比特。
进一步地，来自神经网络张量处理单元的总线信号被划分为四部分：总线读地址信号、总线读数据信号、总线写地址信号和总线写数据信号；所述内建自测试模块通过总线读地址信号，将存储于所述第一存储单元的测试向量写入总线读数据信号；通过总线写地址信号，将存储于所述第二存储单元指定地址的正确结果写入N比特数据比较器；通过总线写数据信号，将所述神经网络张量处理单元中测试结果写入N比特数据比较器。
进一步的，所述测试向量包括IU数据和计算数据，所述IU数据为特殊设计的固定测试向量数据，所述计算数据为全0、全1、0xaaaa或0x5555。
进一步的，所述测试向量至少包括卷积算子、DW卷积算子、池化算法、插值算子、Relu激活算子、sigmoid激活算子中的一种。
进一步的，所述第一存储单元的大小为K×16KB，其中K为大于等于2的整数。
进一步的，所述测试向量数据位宽的典型值为：64比特、128比特、256比特或512比特。
进一步的，所述内建自测试系统的测试操作过程包括：神经网络张量处理模块按正常工作模式提供时钟并复位；将自测试使能信号TPU_BIST_en置为1；将自测试开始信号TPU_BIST_start置为1，上升沿有效；等待神经网络张量处理模块中的算子计算执行完成，自测试结束通过信号TPU_BIST_end_pass或自测试结束失败信号TPU_BIST_end_fault置为1代表测试结束，如果自测试结束通过信号TPU_BIST_end_pass为1代表测试结果为通过，如果自测试结束失败信号TPU_BIST_end_fault为1则代表测试结果为失败。
TPU_BIST_start置为0，TPU_BIST_en置为0，结束测试。
进一步的，所述内建自测试系统执行LogicBIST测试的方法为：在每个算子测试开始阶段阻塞所述神经网络张量处理模块的数据输出，在数据输出阻塞状态下，所述神经网络张量处理模块内部的所有缓存都将工作用于缓存临时数据，直到该阻塞状态最终导致计算停止，该停止状态会通知所述内建自测试模块，使得阻塞状态停止，所述神经网络张量处理模块进入正常输出状态。
进一步的，所述内建自测试系统执行MemoryBIST测试的策略包括对神经网络张量处理器中的SRAM进行天然遍历或写入特殊尺寸算子，各特殊尺寸算子以测试向量方式存储于所述内建自测试模块中。
采用本发明的神经网络张量处理器的内建自测试系统可实现了如下技术效果：
(1)通过在测试向量中包含经过特殊设计的测试算子，可以使得在测试模式下，EEP-TPU神经网络张量处理模块的内部所有存储器的所有可访问空间都用于计算。
(2)由于EEP-TPU内部所有存储器的所有地址的读写状态都可直接反应到最终的测试结果中，因此可按照与LogicBIST完全相同的测试方法，通过判断最终数据与正确结果是否相同的方式，实现EEP-TPU内部存储器的测试，从而实现MemoryBIST测试功能。
(3)EEP-TPU内建自测试系统采用了完全相同的测试结构，仅通过不同的测试向量就可实现LogicBIST和MemoryBIST，具有极高的测试效率。
附图说明
图1是本发明的EEP-TPU内建自测试系统；
图2是本发明的内建自测试模块结构图。
具体实施方式
为进一步说明各实施例，本发明提供有附图。这些附图为本发明揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。配合参考这些内容，本领域普通技术人员应能理解其他可能的实施方式以及本发明的优点。图中的组件并未按比例绘制，而类似的组件符号通常用来表示类似的组件。
现结合附图和具体实施方式对本发明进一步说明。
实施例1
如图1所示，本发明根据神经网络张量处理器的技术特点提出一种新的内建自测试系统及方法，用于代替扫描链测试方案。有关网络张量处理器，可参见前案专利1(发明名称为：一种神经网络多核张量处理器，申请号为：202011423696.0)，或前案专利2(发明名称为：一种神经网络张量处理器，申请号为：202011421828.6)。
通过内建自测试模块构建内建自测试逻辑实现EEP-TPU的寄存器逻辑电路测试(LogicBIST)和存储器电路测试(MemoryBIST)。
EEP-TPU内建自测试系统，包括EEP-TPU内建自测试模块，选择器和EEP-TPU神经网络张量处理单元；其中，EEP-TPU内建自测试模块位于外部总线与EEP-TPU神经网络张量处理器之间。对于EEP-TPU神经网络张量处理模块，其通过一个总线接口实现总线信号的读写，而该总线接口通过一个由TPU_BIST_en信号控制的选择器切换到外部总线或EEP-TPU内建自测试模块。
正常功能模式下(TPU_BIST_en为0)，EEP-TPU通过外部总线执行正常的总线访问。测试模式下(TEST_BIST_en为1)，EEP-TPU的所有总线读写请求被切换到EEP-TPU内建自测试模块，并由该模块对所有读写请求进行响应。最终测试状态(通过pass或失败fault)由EEP-TPU内建自测试模块给出。
EEP-TPU的内建自测试系统可以提供一个与系统其他模块无关的独立测试环境，也即系统其他部分功能是否正确对本测试系统基本无影响，只需测试相关时钟/复位和下述四个测试IO口正常工作，即可完成对EEP-TPU基本功能的独立测试，实现LogicBIST。
在本实施例中，通过在测试向量中包含经过特殊设计的测试算子，可以使得在测试模式下，EEP-TPU神经网络张量处理模块的内部所有存储器的所有可访问空间都用于计算，由于EEP-TPU内部所有存储器的所有地址的读写状态都可直接反应到最终的测试结果中，因此可按照与LogicBIST完全相同的测试方法，通过判断最终数据与正确结果是否相同的方式，实现EEP-TPU内部存储器的测试，从而实现MemoryBIST测试功能。可以说，EEP-TPU内建自测试系统采用了完全相同的测试结构，仅通过不同的测试向量就可实现LogicBIST和MemoryBIST，具有极高的测试效率。
EEP-TPU的内建自测试逻辑在正常功能基础上新增四个管脚，如下表所示。
Figure BDA0003219629010000041
Figure BDA0003219629010000051
测试过程如下：
(1)芯片按正常工作模式提供时钟并复位；
(2)TPU_BIST_en置为1；
(3)TPU_BIST_start置为1(上升沿有效)；
(4)等待一段时间后(xms，具体延迟与测试向量的具体内容相关)，TPU_BIST_end_pass或TPU_BIST_end_fault置为1代表测试结束，如果TPU_BIST_end_pass为1代表测试结果为PASS，如果TPU_BIST_end_fault为1则代表测试结果为FAULT。
(5)TPU_BIST_start置为0，TPU_BIST_en置为0，结束测试。
EEP-TPU内建自测试模块实现测试相关的全路功能，包括产生测试向量、控制测试流程、获取测试结果并比对，最终给出测试结论(PASS or FAULT)。
EEP-TPU内建自测试模块的第一个核心功能，是为EEP-TPU神经网络张量处理模块提供计算相关数据。该数据包括两类：IU数据和计算数据。其中，IU表示指令提取单元，IU数据被保存在内部的IU_ROM中，计算数据仅可在全0、全1、0xaaaa或0x5555间选择。IU_ROM的具体大小由测试向量的大小决定，通常设置为K×16KB，其中K为大于等于2的整数。IU_ROM的典型值是32KB(K＝2)。
IU_ROM存放固定的测试向量，该测试向量具体指EEP-TPU神经网络张量处理模块的各种算子计算指令，例如卷积算子、DW卷积算子、池化算法、插值算子、Relu激活算子、sigmoid激活算子等。典型情况下，IU_ROM内的测试向量应包含EEP-TPU神经网络张量处理模块所支持的全部算子，实现所有算子的遍历测试，从而实现全功能覆盖的测试。
EEP-TPU内建自测试模块的第二个核心功能是控制测试流程。控制测试流程的主要目的是让芯片内部的大部分逻辑电路都工作。主要控制方法是在每个算子测试开始阶段阻塞数据输出，数据输出阻塞状态下，EEP-TPU神经网络张量处理模块内部的所有缓存都将工作用于缓存临时数据，直到该阻塞状态最终导致计算停止。该停止状态会通知EEP-TPU内建自测试模块，使得阻塞状态停止，芯片进入正常输出状态。测试流程的控制是通过张量处理模块与测试模块间的一根控制信号线来实现上述的″先阻塞、后正常”的模式。
为了实现MemoryBIST，EEP-TPU内的所有SRAM存储器需要全部被使用，并在全0、全1、0xaaaa或0x5555四种数据下都能得到正确的计算结果。为了实现上述MemoryBIST，EEP-TPU内建自测试模块采用的策略如下：
SRAM名称 类型 容量 MemoryBIST方式
1Dcore_brdma fb Sync FIFO 32x512 1D融合模式天然遍历
1Dcore_mrdma_fbdin Sync FIFO 32x512 1D融合模式天然遍历
4Dcore_CALC_int16_int8 SRAM 32x48(32) 天然遍历
4Dcore_delivery_buffer. SRAM 128x388 天然遍历
4Dcore_OCM SRAM 512X512(10) 特殊尺寸算子
4Dcore_shared_buffer SRAM 32x256(4) 特殊尺寸算子
Recut SRAM 32x16(64) 特殊尺寸算子
EEP-TPU内建自测试模块的第三个核心功能是测试结果比对。其中，正确结果被存储到RE_ROM中。当EEP-TPU进行总线写操作时，总线写地址用于对RE_ROM执行读操作，并从RE_ROM的对应地址获取读数据，最终把该读数据与总线写数据进行对比。
最终，当IU_ROM的所有测试向量被全部执行完毕，对应计算结果完成所有比对，当全部比对都正确时，TPU_BIST_end_pass被置为1输出，代表测试成功。否则，任何一次比对出现错误，TPU_BIST_end_fault被置为1，代表测试失败。
在本实施例中，EEP-TPU内建自测试模块的内部结构如图2所示。包括IU_ROM、RE_ROM和比较输出单元。在本实施例中，比较输出单元进一步包括：N比特数据比较器、与门、比较结果累计寄存器、比较结果判断单元。
其中，来自EEP-TPU神经网络张量处理器的总线信号被划分为四部分：总线读地址信号(输入)、总线读数据信号(输出)、总线写地址信号(输入)和总线写数据信号(输入)。
总线读地址信号连接到IU_ROM的读地址接口，用于执行IU_ROM的读数据操作，读出的数据是测试向量数据(包括IU数据和计算数据)，该数据的位宽由具体设计决定，典型值为64比特、128比特、256比特或512比特，最终该数据通过总线读数据信号发送给EEP-TPU神经网络张量处理器。
总线写地址信号连接到RE_ROM的读地址接口，用于执行RE_ROM的读数据操作，读出的数据是正确的测试结果，该数据的位宽由具体设计决定，典型值为64比特、128比特、256比特或512比特。最终该数据作为N比特比较器的一端输入(N的取值与数据位宽一致)，而N比特比较器的另一端输入来自总线写数据信号。
N比特比较器的比较结果是1比特数据，该结果为0代表两个输入端口的N比特数不相等，为1代表两个输入端口的N比特数相等。该比较结果与累计比较结果通过与门进行逻辑″与″操作后由比较结果累计寄存器暂存，同时每次的比较结果会被当做累计比较结果参与下一次的比较运算，直到所有数据都比较完毕。
最终，在比较结果判断单元根据累计比较结果的值获得测试结果。累计比较结果为1代表测试正确，此时TPU_BIST_end_pass为1而TPU_BIST_end_fault为0。累计比较结果为0代表测试错误，此时TPU_BIST_end_pass为0而TPU_BIST_end_fault为1。
本发明提出的内建自测试系统及方法，可以有效的测试神经网络张量处理器内部的寄存器逻辑电路和存储器电路，而扫描链测试方案只能测试寄存器逻辑电路。同时该内建自测试方案仅增加＜1％的芯片面积，最多只需4个额外芯片管脚，同时不增加布线资源，是一种较优的神经网络张量处理器测试方案。
尽管结合优选实施方案具体展示和介绍了本发明，但所属领域的技术人员应该明白，在不脱离所附权利要求书所限定的本发明的精神和范围内，在形式上和细节上可以对本发明做出各种变化，均为本发明的保护范围。

Claims (11)

1.一种神经网络张量处理器的内建自测试系统，包括内建自测试模块、选择器和神经网络张量处理模块，所述内建自测试模块位于外部总线与所述神经网络张量处理模块之间，所述神经网络张量处理模块通过一个总线接口和外部总线连接以实现总线信号的读写，而该总线接口通过一个由自测试使能信号控制的选择器切换到外部总线或内建自测试模块；
所述内建自测试模块用于产生测试向量、控制测试流程、获取所述神经网络张量处理模块的测试结果并比对，最终通过自测试结束通过信号和自测试结束失败信号给出测试结论；
所述神经网络张量处理模块通过一个自测试开始信号控制测试的开始和结束，根据测试流程接收测试向量执行相应的计算并输出测试结果；
所述内建自测试模块包括第一存储单元、第二存储单元和比较输出单元，所述第一存储单元存储有固定的测试向量，所述测试向量为所述神经网络张量处理模块的算子计算指令，通过所述总线接口输入所述神经网络张量处理模块；所述第二存储单元存储有用于比对的正确结果；
所述测试向量通过所述神经网络张量处理模块计算输出测试结果；
所述比较输出单元通过所述总线接口读取所述测试结果及存储在所述第二存储单元的与所述测试结果对应的正确结果，并将二者进行比对，进而将比对结果进行累加，最终形成的测试结论由自测试结束通过信号和自测试结束失败信号给出；
所述测试流程的控制是通过神经网络张量处理模块与内建自测试模块间的一根控制信号线实现。
2.如权利要求1所述的神经网络张量处理器的内建自测试系统，其特征在于：所述比较单元包括N比特数据比较器、与门、比较结果累计寄存器、比较结果判断单元；
所述N比特数据比较器的两个输入接口分别输入所述测试结果和所述正确结果，所述N比特数据比较器用于同时比较两个输入端口的N个比特数据，比较结果是1比特数据，该结果为0代表两个输入端口的N比特数不相等，为1代表两个输入端口的N比特数相等，N的取值为两个输入端口的数据位宽；
所述与门用于执行所述N比特数据比较器的比较结果与累计比较结果进行逻辑″与″操作；
所述与门的输出由所述比较结果累计寄存器暂存，并被当做累计比较结果参与下一次的比较运算；
所述比较结果判断单元用于将累计比较结果通过所述自测试通过信号和所述自测试失败信号输出，在自测试结束时，累计比较结果为0表示测试错误，则所述自测试结束通过信号被置为0，且所述自测试结束失败信号被置为1；所述累计比较结果为1表示测试正确，则所述自测试结束通过信号被置为1，所述自测试结束失败信号被置为0。
3.如权利要求2所述的神经网络张量处理器的内建自测试系统，其特征在于：所述N比特数据比较器的输入数据的数据位宽的典型值为64比特、128比特、256比特或512比特。
4.如权利要求2所述的神经网络张量处理器的内建自测试系统，其特征在于：来自神经网络张量处理单元的总线信号被划分为四部分：总线读地址信号、总线读数据信号、总线写地址信号和总线写数据信号；所述内建自测试模块通过总线读地址信号，将存储于所述第一存储单元的测试向量写入总线读数据信号；通过总线写地址信号，将存储于所述第二存储单元指定地址的正确结果写入N比特数据比较器；通过总线写数据信号，将所述神经网络张量处理单元中测试结果写入N比特数据比较器。
5.如权利要求1所述的神经网络张量处理器的内建自测试系统，其特征在于：所述测试向量包括IU数据和计算数据，所述IU数据为特殊设计的固定测试向量数据，所述计算数据为全0、全1、0xaaaa或0x5555。
6.如权利要求1所述的神经网络张量处理器的内建自测试系统，其特征在于：所述测试向量至少包括卷积算子、DW卷积算子、池化算法、插值算子、Relu激活算子、sigmoid激活算子中的一种。
7.如权利要求1所述的神经网络张量处理器的内建自测试系统，其特征在于：所述第一存储单元的大小为K×16KB，其中K为大于等于2的整数。
8.如权利要求1所述的神经网络张量处理器的内建自测试系统，其特征在于：所述测试向量数据位宽的典型值为：64比特、128比特、256比特或512比特。
9.如权利要求1所述的神经网络张量处理器的内建自测试系统，其特征在于：所述内建自测试系统的测试操作过程包括：神经网络张量处理模块按正常工作模式提供时钟并复位；将自测试使能信号TPU_BIST_en置为1；将自测试开始信号TPU_BIST_start置为1，上升沿有效；等待神经网络张量处理模块中的算子计算执行完成，自测试结束通过信号TPU_BIST_end_pass或自测试结束失败信号TPU_BIST_end_fault置为1代表测试结束，如果自测试结束通过信号TPU_BIST_end_pass为1代表测试结果为通过，如果自测试结束失败信号TPU_BIST_end_fault为1则代表测试结果为失败。
10.如权利要求1所述的神经网络张量处理器的内建自测试系统，其特征在于：所述内建自测试系统执行LogicBIST测试的方法为：在每个算子测试开始阶段阻塞所述神经网络张量处理模块的数据输出，在数据输出阻塞状态下，所述神经网络张量处理模块内部的所有缓存都将工作用于缓存临时数据，直到该阻塞状态最终导致计算停止，该停止状态会通知所述内建自测试模块，使得阻塞状态停止，所述神经网络张量处理模块进入正常输出状态。
11.如权利要求1所述的神经网络张量处理器的内建自测试系统，其特征在于：所述内建自测试系统执行MemoryBIST测试的策略包括对神经网络张量处理器中的SRAM进行天然遍历或写入特殊尺寸算子，各特殊尺寸算子以测试向量方式存储于所述内建自测试模块中。
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