JPH01122300A - 時分割スイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔韮栗上の利用分野〕 本発明はディジタル回線交換に用いる時分割スイッチ回
路に係り、特に、二面構成でデータメモリがダブルバッ
ファメモリ形式をとる時分割スイッチ回路に関するもの
である。

〔従来の技術〕

従来の時分割スイッチ回路としては、ＮＴＴ発行研究実
用化報告、２９巻、１１号（１９８０年）。

％１９５１頁から１１９５３頁において論じられている
ような構成形式がある。この従来技術では、前記文献に
述べられている様に、Ｔ　Ｓ　Ｓ　Ｉ　（ＴＬｍｅ５１
ｏｔ　Ｓｔｑｕｔｎｃｇ　Ｉ’ｈｔｔｌｒ乙ｔｙ　：回
巌交侠恢に、回線内のピット列順序が保存されている事
）を保証するために、通常、時分割スイッチ回路にダブ
ルバッファメモリ形式を採用している。また、時分割ス
イッチ回路の回線連用における面構成として、−面構成
と二面構成がある。

〔発明か解決しようとする問題点〕

従来の時分割スイッチ回路は、ディジタル父換慎の通話
路装置および集＃ｉ！装置、或いは同期多室変換装置の
Ｔ　Ｓ　Ｉ　（Ｔｔｍｔ　５ｌｏｔ　Ｉｎｔｇｒｃｈａ
ｎｙｅｒ　）（Ｄように、高速・大容量のスイッチング
を前提としている。しかるに、最近では加入者線の伝送
端局装置における小規模な回線ｍ巣や、固定スイッチに
よるフレーム変換回路の様に、低速・小′＠首の時分割
スイッチ回路のＷＩ要も出てき℃いる。この様な低速・
小容量の時分割スイッチ回路では、多様な回線速度への
対応から■ＴＳＳＩの保証１時分割スイッチ回路を収容
する装置の位相ダイヤの設定の自由度をあげろ為に■二
面構成、さらに実装密度をあげまた経隣化を図るために
０回路の小規模化、等が’＆Ｘされる事が多い。上記要
求σ）５ち■及び■に関しては既に糧々の従来技術があ
るが、前記の株に従来技術は高速Φ大容量のスイッチン
グを前提としている為、低速・小容量のスイッチングに
適用するとオーバヘッドか多（存在してしまうという問
題が生じる。

本発明の目的は、ＴＳＳＩを保証すると共に二面構成に
し、しかも回路の小規模化を図った時分割スイッチ回路
を提供することにある。

〔問題点を解決するための手段〕

上記目的は、データメモリと、制御メモリと、前記デー
タメモリ内部を１対１で入力ハイウェイに対応付けて、
２個を１組とした２ｎ（ｒＬ：自然数）組の論理的なメ
モリエリアに分割し、入力−・イウエイのデータＶＣ１
ビットに相当する時間内に、所定の規則に従って前記メ
モリエリアの中の２１個のメモリエリアに対する各々１
回ずつの簀き込み動作と残る２ｎ個のメモリエリアに対
する各々１回ずつの読み出し動作を行うよう、前記デー
タメモリ及び制御メモリを制御する制御回路を設ける事
により実現できる。

〔作用〕

データメモリを２Ｘ２　ｎ個のエリアに論理的に分割し
℃用いる墨により、単一σ）データメモリが２Ｘ２４個
のデータメモリと見なせる憬ＩＣする。

さらに入力データの１ビットの占有時間内に、データメ
モリに対し時分割的に２ｎ回の誓き込み動作と２ｎ回の
読み出し動作を実行する事により、２×２ｎ個のデータ
メモリに対して入力データの１ビット占有時間内１ｃ１
回の耽み出しまたは青き込み動作を実行したのと全く等
価となる。加えて、２ｎ組のメモリエリアか２ｎ本の７
１イウエイに対応づけられて動作する事から、普き込み
＃読み出しの対象となるメモリエリアの動作切替は各々
のハイウェイに於て独豆した位相を取り得、さらに各ハ
イウェイに割り当てられたメモリエリアが２個すつであ
る事からダブルバックアメモリ形式として動作し得る。

従ってハイウェイ数が２ル本の場合、本時分割スイッチ
回路は、ｎ個の二面スイッチとして動作する。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は、本発明の一実施例に係る時分割スイッチ回路
の構成図である。本実施例では、入出力がハイウェイ１
（ＢＦｌ）およびハイウェイ２（ＨＩＦ’２）の２系統
からなる場合である。以下、本実施例の時分割スイッチ
回路の構成について説明する。

ます、入力側のＨＷｌおよび１ｉＷ２のデータ信号はセ
レクタ１１に入力し、選択された一方のデータ信号がデ
ータメモ１月に入力する。データメモリ１から出力され
たデータ１Ｍ号はラッチ２１および２２に入力し、タイ
ミングをとって保持した懐に夫々出力側のＨＦ１および
ＨＦ２に出力する。制御メモリ３は、データメモリ１の
読み出し制御信号を発生させてセレクタ１２に出力し、
セレクタ１２は制御メモリ３から受信した読み出し制御
信号と後記の制御回路２から受信した書き込み制御信号
との一方を選択してデータメモリ１に印加する。

さらに、制御回路２は外部からフレーム位相信号Ｉ　Ｃ
ＦＰｌ）、７レ一ム位相信号２ＣＦＰ２＞およびクロッ
クを受信し、セレクタ１２に対しデータメモリ１の誉き
込み制御信号、制御メモリ３に対し制御メモリ３の動作
制御毎号、ラッチ２１および２２に対し保持タイミング
信号、セレクタ１１に対しハイウェイｃｇｙ）選択イど
号、データメモリ１に対しメモリ領域指定信号、そして
セレクタ１２およびデータメモリ１に対し読み出し／量
き込みＣＲ／ｆ）選択信号をそれぞれ出力する。

次に、第１囚に示す時分割スイッチ回路の動作について
、第２図〜ｍ４図を用いて説明する。第２図（ａｌは実
施例の時分割スイッチ回路のデータメモリ１のメモリマ
ツプ、第２図（ｂｌは制御メモリ５のメモリマツプを夫
々示したものである。データメモリ１は、４つの領域に
分割され、そのうちアドレス下位の２つの領域はＨＦ１
のデータ格納用に、また、アドレス上位の２つの領域は
１１Ｍ７２のデータ格納用に割り当てられている。同様
に制御メモリ３は２つの狽域に分割され、アドレス下位
の領域は１ｉｆ１０制御データ！１網用に、また、上位
の領域はＨｆ２の制御データ格納用に夫々割り当てられ
ている。

■かるメモリ割り当て状態におけるデータメモリ１の動
作タイミングチャートを属３図に示す。

ただし、Ｂ＃／１及びＨ１ｆ２の入力データはビット同
期がとれているものとする。データメモリ１は。

ＨＩＦ　１およびＥＷ２ｉＣ入力するデータ信号の１区
間に相当する時間ＴａＫ、ｌ）＃／１データ普き込みＣ
ＰＨＡＳＥｌ）、１３ｇ＃’１データｄみ出しくｐＨＡ
ｓＥ２）、…）　　ＨＩＦ’２データ畳き込み（ＰＩＩ
ＡＳＥ５）、ｌｙ）＃Ｆ２データｇみ出しくＰＨＡＳＥ
４　）の計４フェーズの動作によりアクセスされる。こ
の時、Ｈｆ１のデータの薔き込みと読み出しは、各々Ｈ
Ｆ１に割り当てられた２つの領域に対し、常に相異なる
領域九対して実行する。

ＨＦ２につい工も１司様であり、データメモリ１の計４
つの領域は、各々ＴＢ内に必ず１１回ずつアクセスされ
る。ｍ１図の榊成図に対応して説明すると以下通りにな
る。

まず、ｐＨＡｓＥＩＫ於ては、セレクタ１１にはＢ＃７
１を選択する信号が印加され、また、データメモリ１お
よびセレクタ１２に印刀ｎするＲ／ｉｆ’遇択信号では
書き込み動作を指定する。この時、セレクタ１２では制
御回路２からの畳き込み制御信号を選択してデータメモ
リ１のアドレス（ＡＤＨ）９ａ子の下位部分に印加する
と共に、制御回路２からＡＤＨ端子の上位部分にＨｌｌ
’１ｌｌ上ＩＪ　ｉｉＪ域１を指定する信号を印加する
。かかる状態の下で、ＨＶ／１０人力データが、データ
メモリ１のＨｌｌ’１ｌｌ上１領域１の指定蕾地［４Ｆ
き込まれる。

次にｐＨＡｓＥ２に於ては、制御回路２は制御メモＩ）
５ＶｃＨＷ１メモリ憤域の中の所定の位置を指定する動
作制御信号を発し、制御メモリ３は動作制御信号に従っ
て睨み出したデータを読み出し制御信号としてセレクタ
１２に送出する。更に、制御回路２は、データメモリ１
およびセレクタ１２に印加するＲ／ＩＩ’選択′信号と
して読み出し動作を指定する。セレクタ１２では制御メ
モリ６からの読み出し制御毎号を選択して、データメモ
リ１のＡＤＨ４子の下位部分に印刀Ωすると共に、制御
回路２からＡＤＲｙ＃Ｉｉ子の上位部分に１ｉｌＦ１用
メモリ領域２を指定する信号を印加する。かかる状態の
下で、Ｍｅｌのデータが、ｌ／Ｆ１用メモ＋３　’９ｕ
域２の指定査地から抗み出されてラッチ２１に入力し、
・制御回路２からの保持タイミング信号によっ℃保持し
てから出力憐＋１ＩＩＦ’１に出力する。

ｐＨＡｓＥ５およびＰＩＩＡ　Ｓ　Ｅ　４は、各々ｐｇ
ＡＳＥ１及びｐＨＡｓＥ２にはぼ同様であり、データメ
モリ１及び制御メモリ５のアクセス鎖酸をＨ１Ｆ’２用
のメモリ領域にする点だけか真っている。

次に、フレーム単位でＱ）動作について説明する。

第４図は、フレーム単位での動作のタイムチャートであ
り、データメモリ１の計４つのメモリ狽域に対するアク
セスモードな経時的に示している。

各メモリ電域に対するアクセスモードの切替えはフレー
ムノー期単位で行い、各々のノーイウエイの入力データ
のフレーム位相に同期する。第４図から明らかな遡り、
ＨＷ１メモリ鴇域１とＨＷ１用メモリ狽域鎖酸、ｔｉＷ
ｌのデータに対してダブルバッファメモリとして＆龍す
る。同僚＆Ｃｌ１Ｆ２Ｃｌ１Ｆ２柑メモリ狽域用メモリ
慣域領域ＨＦ２のデータに対してダブルバッファメモリ
として憎舵する。従って、制御メモリ３のＨＦ１用メモ
リ領域に過当なデータを書き込んでお（事により、ＨＷ
ｌのｉ３＝意のタイムスロット間のデータ交換ができＨ
ＬＦ’２につい℃も同様の効果が制御メモリ３のＨＦ２
用メモリ領域に適当なデータな醤き込んでおく争により
ｏＴ龍である。しかも、第４図から明らかな憶に、１１
　ｉｆ／　１と１ｉ１２のフレームは位相任意であると
いうオリ点があり、ニースイッチとし℃利用できる。ま
た、ＨＷｌ及びＩｌｌ／’２のデータ蓄積廊分がダブル
バックアメモリ形式となるためＴＳＳｌを保庇する傷が
できる。

以上説明した様に本実施例によれは、二面徊成のダブル
バックアメモリ形式の時分割スイッチ回路を単一のデー
タメモリによって栴成し優る。従って、従来技術の如く
二面の各々の時分割スイッチ回路を別々にｉｌｉけるの
に比べ、データメモリ数を減らす争かできると共に、制
御回ｉｌＩ＋！１部分の共用化により回路規模を低減で
きる。また、夾ｙＩ１１例では入力ハイウェイ数か２本
であるか、２Ｘｎ　（ｎ：自然数）に加工もＮ＆の結果
が優られる争は、以上の説明で自明であるので′４ＮＩ
する。

〔発明の幼果〕

不発明によれは、単一のデータメモリにより、ダブルバ
ッファメモリ形式をとる２面ｍ成の時分割スイッチ回路
をｍ既でき、スイッチ回路のハードウェアの規惧を低減
し軸歯化を−る事かできる。

【図面の簡単な説明】

巣１図は本発明の一実施例に係る時分割スイッチ回路の
構成図、集２図（αｌ　、　（，６＋は夫々データメモ
リ、制御メ七りのメモリマツプ図、比５図はデータメモ
リの動作タイミングチャート、第４図はデータメモリの
フレーム単位の動作タイミングチャートである。 １・・・データメモリ　　　２・・・側御回路３・・・
制御メモリ　　　　１１．１２・・・セレクタ２１．２
２・・・ラッチ

Claims (1)

【特許請求の範囲】
1. １、ビット同期がとれ、かつフレーム位相が同一でない
   ２ｎ（ｎ：自然数）本のハイウェイを入出力とする時分
   割スイッチ回路であって、データメモリと、制御メモリ
   と、前記データメモリ内部を１対１で入力ハイウェイに
   対応付け２個を１組とした２ｎ組の論理的なメモリエリ
   アに分割し、入力ハイウェイのデータの１ビットに相当
   する時間内に、所定の規則に従って前記メモリエリアの
   中の２ｎ個のメモリエリアに対する各々１回ずつの書き
   込み動作と残る２ｎ個のメモリエリアに対する各々１回
   ずつの読み出し動作を行うよう、前記データメモリ及び
   制御メモリを制御する制御回路からなる事を特徴とする
   時分割スイッチ回路。