JPS5956275A - 連続動作可能な記憶装置 - Google Patents
連続動作可能な記憶装置Info
- Publication number
- JPS5956275A JPS5956275A JP16624982A JP16624982A JPS5956275A JP S5956275 A JPS5956275 A JP S5956275A JP 16624982 A JP16624982 A JP 16624982A JP 16624982 A JP16624982 A JP 16624982A JP S5956275 A JPS5956275 A JP S5956275A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- information
- control
- control signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は情報処理装置に使用される記憶装置に関し、特
に高速に連続して読出しまだは貞込み動作を行なう記憶
装置に関する。
に高速に連続して読出しまだは貞込み動作を行なう記憶
装置に関する。
従来技術
近年半導体技術の著るしい発展によυ、半導体メモ＋７
Ｉ Ｃを使用した記憶装置は、寸すまず大容量化して
いるが、従来、この種の情報処理装置に使用される高速
で動作する記憶装置、すなわち主記憶装置、バッファメ
モリ等は、胱出しまだは■込み動作ごとにその動作が指
定されて動作゛している。しだがって、動作ごとに、読
出し／書込みデータ幅、病込みデータの位置の指定（引
込みバイトの指定・）が必要となり、その動作指定を行
なうだめの信号線が増加し、高速で連続転送が難しいと
いう欠点がある。
Ｉ Ｃを使用した記憶装置は、寸すまず大容量化して
いるが、従来、この種の情報処理装置に使用される高速
で動作する記憶装置、すなわち主記憶装置、バッファメ
モリ等は、胱出しまだは■込み動作ごとにその動作が指
定されて動作゛している。しだがって、動作ごとに、読
出し／書込みデータ幅、病込みデータの位置の指定（引
込みバイトの指定・）が必要となり、その動作指定を行
なうだめの信号線が増加し、高速で連続転送が難しいと
いう欠点がある。
発明の目的
本発明の目的は、任意のアドレスへ連続して読出しまた
は書込みを行なわせる記憶装置において、その動作指定
を書込み情報線あるいは、アドレス線を用いて与えて、
動作指定用信号線を減らすようにした記憶装置を提供す
るととにある。
は書込みを行なわせる記憶装置において、その動作指定
を書込み情報線あるいは、アドレス線を用いて与えて、
動作指定用信号線を減らすようにした記憶装置を提供す
るととにある。
本発明の他の目的は、記憶装置にあらかじめ読出しまた
は碧込み等の動作を指定しておき、次いで起動信号を与
えることにより、連続して高速に読出しまたは書込み動
作を行なえるようにした記憶装置を提供することにある
。
は碧込み等の動作を指定しておき、次いで起動信号を与
えることにより、連続して高速に読出しまたは書込み動
作を行なえるようにした記憶装置を提供することにある
。
発明の構成
本発明は、第１の制御信号および第２の制御信号に応答
してアドレス情報で指定された任意のアドレスに複数ビ
ット構成の複数のグループからなる書込み情報を記憶し
、読出し情報を出力する記憶手段と、起動信号およびＭ
３の制御信号に応答して、セット信号および第１の制御
信号を出力する制御手段と、前記セット信号および読出
し情報またはアドレス情報を入力し、第２の制御信号を
出力する制御情報保持手段とを備えている。
してアドレス情報で指定された任意のアドレスに複数ビ
ット構成の複数のグループからなる書込み情報を記憶し
、読出し情報を出力する記憶手段と、起動信号およびＭ
３の制御信号に応答して、セット信号および第１の制御
信号を出力する制御手段と、前記セット信号および読出
し情報またはアドレス情報を入力し、第２の制御信号を
出力する制御情報保持手段とを備えている。
発明の原理と作用
本発明は、起動信号とともに任意のアドレス、読出Ｌ
／ 眉１込み指定と任意の書込み情報を与え、読出し情
報を出力する記憶装置において、起動信号とともに予め
、読出し／書込み指定等を書込み情報線又はアドレス線
から与えて、これらの指定を保持する保持回路を設けて
おき、次いで起動信号とともにアドレス等を与えること
によシ連続して読出し７／書込み動作の行なえる記憶装
置を提供する。
／ 眉１込み指定と任意の書込み情報を与え、読出し情
報を出力する記憶装置において、起動信号とともに予め
、読出し／書込み指定等を書込み情報線又はアドレス線
から与えて、これらの指定を保持する保持回路を設けて
おき、次いで起動信号とともにアドレス等を与えること
によシ連続して読出し７／書込み動作の行なえる記憶装
置を提供する。
発明の実施例
次に本発明の一実施例につき、図面を参照して詳細に説
明す；１．ＩＯ 図を参照すると、本発明の一実施例は、第１−および第
２−の制御信号１７および１８、アドレス情報１３およ
び書込情報１４を入力とし、読出し情報１５を出力する
複数バイト幅の８１２憶回路１、起動信号１１または第
３の制御信号１２に応答し、セット信号１６または、第
２の制御信号１７を出力とする制御回路２およびセラ）
（ｒｉ号１６に応答して悄１９１４を保持し第２の制
御信号１８を出力する制御レジスタ３から構成されてい
る。
明す；１．ＩＯ 図を参照すると、本発明の一実施例は、第１−および第
２−の制御信号１７および１８、アドレス情報１３およ
び書込情報１４を入力とし、読出し情報１５を出力する
複数バイト幅の８１２憶回路１、起動信号１１または第
３の制御信号１２に応答し、セット信号１６または、第
２の制御信号１７を出力とする制御回路２およびセラ）
（ｒｉ号１６に応答して悄１９１４を保持し第２の制
御信号１８を出力する制御レジスタ３から構成されてい
る。
次に本発明の一実施例の動作について図を参照して詳細
に説明する。先ず、第１の動作において外部から起動信
号１１および第１の状態にされた第３の制御信号１２を
本発明の一実施例の記憶装置に与えると、制御回路２か
らセット信号１６が読出し指定信号寸たは、書込みバイ
トを指定する信号として制御レジスタ３に与えられるこ
れら信号は第３の制御信号１８として該レジスタ３から
出力される。
に説明する。先ず、第１の動作において外部から起動信
号１１および第１の状態にされた第３の制御信号１２を
本発明の一実施例の記憶装置に与えると、制御回路２か
らセット信号１６が読出し指定信号寸たは、書込みバイ
トを指定する信号として制御レジスタ３に与えられるこ
れら信号は第３の制御信号１８として該レジスタ３から
出力される。
次いで、第２の動作において、外部から起動信号１１お
よび第２の状態にされた第３の制御信号１２が与えられ
ると、制御回路２から第１の制御信号１７が発せられる
。前記第２の制御信号が書込みバイトを指定する・場合
には■込みバイト情報として、アドレス情報１３ととも
に記憶回路１に与えられる。記憶回路１のアドレス情報
１により指定されるアドレスに情報１４のうちで第２の
制御信号１８により指定されるバイトの情報が引込゛ま
れる。この第２の動作による連続して１゛込み動作が、
書込み！ｌｌｂ作指定なくして行なわれる。一方第２の
制御信号が読出しを指定する場合には、アドレス情報１
３の指定により、配憶回路の当該アドレスから読出し情
報１５が読出され、この第２の動作による連続読出し動
作が、読出し動作指定なくして行なわれる。
よび第２の状態にされた第３の制御信号１２が与えられ
ると、制御回路２から第１の制御信号１７が発せられる
。前記第２の制御信号が書込みバイトを指定する・場合
には■込みバイト情報として、アドレス情報１３ととも
に記憶回路１に与えられる。記憶回路１のアドレス情報
１により指定されるアドレスに情報１４のうちで第２の
制御信号１８により指定されるバイトの情報が引込゛ま
れる。この第２の動作による連続して１゛込み動作が、
書込み！ｌｌｂ作指定なくして行なわれる。一方第２の
制御信号が読出しを指定する場合には、アドレス情報１
３の指定により、配憶回路の当該アドレスから読出し情
報１５が読出され、この第２の動作による連続読出し動
作が、読出し動作指定なくして行なわれる。
以上の説明から明らかなように、第１の動作において予
め制御レジスタ３に情報１４として、記憶回路の動作指
定を１込み情報と共用の信号線により与え、次いで第２
の動作を連続して行なうことによシ連続して同一動作モ
ードで高速に動作を行なうことができる。なお、以上の
説明においては、制御レジスタに保持させる動作指定は
、読出し動作指定と、書込みバイト指定としたが、必ず
しもこれに限定されることなく、読出しまたは書込み動
作指定のみとしてもよく、岩、込バイト指定、φ１．込
みバンク数等、書込み状態の細かな指定は別に第２の動
作において指定してもよい。複数のバンクに対して読出
し書込みを行なう場合には、予め制御レジスタ３にバン
ク数を登録しておき、アドレス１３はその最初のアドレ
スを与えて、自動的に順次アドレスを増加させて、その
アドレスに対する読出し情報１５を出力したり、情報１
４により与えられるデータを轟該アドレスにダ↑込んで
もよい。さもに、第１の動作において制御レジスタ３に
第２の制御信号１８をセットする罠は、情報１４の代り
にアドレス情報１３を用いてセットするようにして制御
レジスタ３用入力信号線を用いてもよい。
め制御レジスタ３に情報１４として、記憶回路の動作指
定を１込み情報と共用の信号線により与え、次いで第２
の動作を連続して行なうことによシ連続して同一動作モ
ードで高速に動作を行なうことができる。なお、以上の
説明においては、制御レジスタに保持させる動作指定は
、読出し動作指定と、書込みバイト指定としたが、必ず
しもこれに限定されることなく、読出しまたは書込み動
作指定のみとしてもよく、岩、込バイト指定、φ１．込
みバンク数等、書込み状態の細かな指定は別に第２の動
作において指定してもよい。複数のバンクに対して読出
し書込みを行なう場合には、予め制御レジスタ３にバン
ク数を登録しておき、アドレス１３はその最初のアドレ
スを与えて、自動的に順次アドレスを増加させて、その
アドレスに対する読出し情報１５を出力したり、情報１
４により与えられるデータを轟該アドレスにダ↑込んで
もよい。さもに、第１の動作において制御レジスタ３に
第２の制御信号１８をセットする罠は、情報１４の代り
にアドレス情報１３を用いてセットするようにして制御
レジスタ３用入力信号線を用いてもよい。
発明の効果
本発明には、第１の動作により予め制御レジスタに第３
の制御信号１８を保持させておくことによシ、動作指定
用４ｎ号線を（病込み）１Ｗ報１４またはアドレス情報
１３と共用化して、入力線を減らすとともに、高速に連
続読出しまだは明込み可能な記憶装置ηを構成できると
いう効果がある０
の制御信号１８を保持させておくことによシ、動作指定
用４ｎ号線を（病込み）１Ｗ報１４またはアドレス情報
１３と共用化して、入力線を減らすとともに、高速に連
続読出しまだは明込み可能な記憶装置ηを構成できると
いう効果がある０
図は本発明の一実施例を示す図である。
図において、ｌ・・・・・・記憶回路、２・・・・・・
制御回路、３・・・・・・制御レジスタ、１１・・・・
・・起動信号、１２・・・・・・第３の制御信号、１３
・・・・・・アドレス４６報、１４・・・・・・情報、
１５・・・・・・読出し情報、１６・・・・・・セット
信号、１７・・・・・・第７の制御信号、１８・・・・
・第２の制御信号。
制御回路、３・・・・・・制御レジスタ、１１・・・・
・・起動信号、１２・・・・・・第３の制御信号、１３
・・・・・・アドレス４６報、１４・・・・・・情報、
１５・・・・・・読出し情報、１６・・・・・・セット
信号、１７・・・・・・第７の制御信号、１８・・・・
・第２の制御信号。
Claims (1)
- 【特許請求の範囲】 第１の制御信号および第２の制御信号に応答して、アド
レス情報で指定された任意のアドレスに複数ビットから
なる書込み情報の複数のグループを記憶し読出し情報を
出力する記憶手段と、起動信号または第３の制御信号に
応答して、セット信号または第１の制御信号を出力とす
る制御手段と、前記セット信号および読出し情報または
アドレス情報を入力し、第２の制御信号を出力する制御
情報情報保持手段とを含み、 第１の動作において、起動信号とともに第１の状態の第
３の制御信号に応答しで１込み情報まだはアドレス１６
報として与えられた前記記憶回路の読出しまたは書込み
動作指定を前記制御情報保持手段に保持させ、 Ｍ２の動作において、前記起動信号とともに支えられた
第２の状態を指定する第３の制御信号、及び前記アドレ
ス１６報並びに書込み動作における咽込み情報に応答１
．て、前記保持手段出力による当該アドレスへの４１１
込み又は当該アドレスからの読出し動作を続けることに
より連続して読出し又は書込みを行なうことを特徴とす
る連続動作可能な記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16624982A JPS5956275A (ja) | 1982-09-24 | 1982-09-24 | 連続動作可能な記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16624982A JPS5956275A (ja) | 1982-09-24 | 1982-09-24 | 連続動作可能な記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956275A true JPS5956275A (ja) | 1984-03-31 |
| JPS638553B2 JPS638553B2 (ja) | 1988-02-23 |
Family
ID=15827875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16624982A Granted JPS5956275A (ja) | 1982-09-24 | 1982-09-24 | 連続動作可能な記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956275A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4871852A (ja) * | 1971-12-27 | 1973-09-28 |
-
1982
- 1982-09-24 JP JP16624982A patent/JPS5956275A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4871852A (ja) * | 1971-12-27 | 1973-09-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS638553B2 (ja) | 1988-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5680361A (en) | Method and apparatus for writing to memory components | |
| JPH1031886A (ja) | ランダムアクセスメモリ | |
| JP2005505029A5 (ja) | ||
| KR20000026300A (ko) | 플래쉬 메모리를 이용한 데이터 저장장치 및 방법 | |
| JPS5847741B2 (ja) | パタ−ン発生器 | |
| JPH0146946B2 (ja) | ||
| JPH0433029A (ja) | メモリ装置とその駆動方法 | |
| JPS5956275A (ja) | 連続動作可能な記憶装置 | |
| JPS6334795A (ja) | 半導体記憶装置 | |
| US6804166B2 (en) | Method and apparatus for operating a semiconductor memory at double data transfer rate | |
| JPS6076094A (ja) | 読み出し専用メモリ | |
| JPS5916049A (ja) | バツフア回路 | |
| JPS61246848A (ja) | 動作履歴記憶回路 | |
| JPS6243888A (ja) | デユアルポ−トメモリ | |
| JPH05210981A (ja) | 半導体記憶装置 | |
| JPS63106989A (ja) | 半導体記憶装置 | |
| JPS58218097A (ja) | 高速半導体メモリ | |
| JPS6031040B2 (ja) | メモリ用集積回路装置 | |
| JPS63129438A (ja) | メモリ制御装置 | |
| JPH04274082A (ja) | 半導体記憶装置 | |
| JPS6192495A (ja) | 半導体記憶装置 | |
| JPH0485639A (ja) | データ処理装置 | |
| JPS63241785A (ja) | 半導体メモリ | |
| JPH0542756B2 (ja) | ||
| JPH03283081A (ja) | 半導体記憶装置 |