JP2005505029A5 - - Google Patents
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- 先入れ先出し(FIFO)メモリ・システムであって、
第1データ入力端子と、第2データ入力端子と、データ出力端子と、制御端子とを有する第1マルチプレクサと、
複数のエントリを有し、該複数のエントリの各々が、前記第1マルチプレクサのデータ出力端子に結合された入力端子を有する第1FIFOメモリと、
前記第1マルチプレクサの第1データ入力端子に結合された第1データ入力端子と、前記第1マルチプレクサの第2データ入力端子に結合された第2データ入力端子と、データ出力端子と、制御端子とを有する第2マルチプレクサと、
複数のエントリを有し、該複数のエントリの各々が、前記第2マルチプレクサのデータ出力端子に結合された入力端子を有する第2FIFOメモリと、
前記第1及び第2マルチプレクサの各々の前記制御端子にライト制御信号を供給する制御信号を与える制御論理回路であって、該制御信号が第1の論理状態である場合には、前記ライト制御信号は前記第1及び第2データ入力において受け取った複数のデータエントリを前記第1及び第2FIFOメモリにエントリ毎に交互に書き込むためのものであり、該制御信号が第2の論理状態である場合には、前記ライト制御信号は前記第1及び第2FIFOメモリに前記複数のデータエントリを同時に書き込むためのものである、制御論理回路と、
を備えていることを特徴とするFIFOメモリ・システム。 - 先入れ先出し(FIFO)メモリ・システムであって、
第1データ入力端子と、第2データ入力端子と、データ出力端子と、制御端子とを有する第1マルチプレクサと、
複数のエントリを有し、該複数のエントリの各々が、前記第1マルチプレクサのデータ出力端子に結合された入力端子を有する第1FIFOメモリと、
前記第1マルチプレクサの第1データ入力端子に結合された第1データ入力端子と、前記第1マルチプレクサの第2データ入力端子に結合された第2データ入力端子と、データ出力端子と、制御端子とを有する第2マルチプレクサと、
複数のエントリを有し、該複数のエントリの各々が、前記第2マルチプレクサのデータ出力端子に結合された入力端子を有する第2FIFOメモリと、
制御論理回路であって、前記第1および前記第2データ入力端子が第1データ形式を受
けたことに応答して、第1及び第2FIFOメモリにデータを同時に書き込ませ、前記第1および前記第2データ入力端子が第2データ形式を受けたことに応答して、第1及び第2FIFOメモリにデータを交互に書き込ませる制御論理回路と、
を備えていることを特徴とするFIFOメモリ・システム。 - 先入れ先出し(FIFO)メモリ・システムにアクセスする方法であって、前記FIFOメモリ・システムが、第1FIFOメモリ及び第2FIFOメモリを有し、該第1及び第2FIFOメモリの各々が複数のエントリを有し、前記第1FIFOメモリの複数のエントリの各々の入力端子が第1マルチプレクサの出力端子に結合されており、前記第2FIFOメモリの複数のエントリの各々の入力端子が第2マルチプレクサの出力端子に結合されており、前記方法が、
前記第1マルチプレクサの第1入力端子及び前記第2マルチプレクサの第1入力端子においてデータを受け取るステップと、
前記第1マルチプレクサの第2入力端子及び前記第2マルチプレクサの第2入力端子においてデータを受け取るステップと、
制御回路からの制御信号が第1の論理状態であることに応答して、前記第1及び第2マルチプレクサの出力端子からの前記データを、前記第1及び第2FIFOメモリに交互に書き込むステップと、
制御回路からの制御信号が第2の論理状態であることに応答して、前記第1及び第2マルチプレクサの出力端子からの前記データを、前記第1及び第2FIFOメモリに同時に書き込むステップと、
を備えていることを特徴とする方法。
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