TWI229345B - First-in, first-out memory system and method thereof - Google Patents

Description

1229345 A7 B7 五、發明説明（i ) 參考先前申請案 此申請案已經在西元2001年6月20日於美國提出，其專 利申請案號碼是09/885,5 74。 發明範疇 此發明係關於記憶體系統儲存裝置之積體電路，詳言之 是有關於其利用先進先出（FIFO)記憶體架構之積體電路。 發明背景 在一種被實現於積體電路資料處理系統之即時除錯系統 中，首先在輸出訊息至一除錯工具前儲存該除錯訊息是必 要的。一種先進先出型（FIFO)記憶體系統通常被使用於暫 時儲存該除錯訊息。某些訊息可能具有多重登錄，其需要 同時被儲存且其他的訊息必須被.單獨儲存。 為了同時將各種訊息儲存於相同的FIFO結構中，可以使 用一種雙琿FIFO或可以使用獨立、專用的FIFO。然而，一 雙埠FIFO的實現需要一個大的表面區域，因為在FIFO的每 個登錄上都需要多工器以允許各種訊息形式之儲存。而 且，大量的多工器需要大量的邏輯以控制該多工器之選擇 線，因為邏輯切換相對增加電力消耗。 另一種實現FIFO記憶體系統的方法是使用兩個分開且專 用之FIFO。例如，一個FIFO可以只接收地址資訊且另一個 FIFO可以只接收資料。這樣的好處是在積體電路上佔用較 小的表面區域且設計較不複雜。然而，當與雙瑋FIFO比較 時，這樣將導致FIFO利用的效率較低，因為其中之一的 FIFO可能變成滿的且溢出，而另一個FIFO尚未填滿。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1229345 發明説明（ A7 B7 :此’我們所期望的是擁有一種能有效率使用其儲存區 =且也能將實現所需之控制邏輯減至最少之fif〇記憶體 圖式簡單說曰I 本發明藉由範例被圖例說明且不受限於這些附圖，其中 相同的參照編號代表相同的元件。 圖1是以方塊圖說明一種根據本發明一t施例之先進先 出記憶體系統；且 圖2是以方塊圖說明圖i之先進先出記憶體系統的更進一 步細節。 那些精通此技藝者應該了解圖中之元件的說明是用於讓 本發明簡化且清晰，且不f要·以f際大小尺寸表示。例 如’圖中某些兀件的尺寸相對其他元件可能被增大以幫助 改善對本發明實施例之瞭解。 詳細說明 圖1中所4明的疋一種根據本發明之先進先出型（FIFO) 記憶體系統10。在一種形式中，FIF〇記憶體系統10具有兩 個FIFO，分別是FIFO A及FIFO B。吾等應該瞭解FIF〇記 憶體系統10可以以具有任何數目之!7117〇被實施。FIF〇 A及 FIFO B各可以具有隨意數目之儲存登錄。假設FIF〇 a具 有N個登錄且FIFO B具有Μ個登錄，其中n及Μ是整數值。 輸入Α被連接至多工态12之第一輸入且被連接至多工器14 之第一輸入。輸入B被連接至多工器12之第二輸入且被連 接至多工器14之第二輸入。在正反器16之輸出端所提供之 -5- _本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 參 裝· 訂

1229345 A7 _________ Β7 五、發明説明（3 ) D-型正反态16提供一 WRJTE信號，此信號被連接至多工器 12及夕工态14之控制輸入。正反器16之輸出被連接至反向 器18之一輸入。反向器18之一輸出被連接至正反器16之〇 輸入。多工器12之一輸出被連接sFIF〇 A之各登錄，諸如 且錄0、登錄1到登錄N。多工器14之一輸出被連接至FIF〇 B之各登錄，諸如登錄〇、登錄丨至登錄M。FIF〇 A的各個 登錄亦具有一輸出端，其被連接在一起且被連接至多工器 2〇之第一輸入。FIFO B的各個登錄亦具有一輸出端，其被 連接在一起且被連接至多工器22之第一輸入。FIF〇 A的輸 出端亦被連接至多工器20之第二輸入。FIF0 b的輸出端亦 被連接至多工器22之第二輸入。一 D-型正反器（Flip-Flop)23具有一用於提供REaD(讀取）控制信號之q輸出， 其被連接至多工器20及多工器22之各控制端。正反器23之 輸出被連接至反向器24之輸入。多工器20之一輸出被連接 至輸入/輸出（I/O)單元25之第一輸入。多工器22之一輸出 被連接至輸入/輸出（I/O)單元25之第二輸入。輸入/輸出單 元與一 I/O端接合（未顯示）。 在操作中’ FIF01己憶體系統1 〇能夠以一種有效率的方法 同時寫入多個紀錄。一單一多工器，諸如多工器12或多工 器14分別被設置於FIFO A或FIFO B之各寫入埠，或輸出 端。為了解釋方便假設封包格式之資訊在輸入A及輸入B被 接收。單一封包或部份資料可以以如同下文連結圖2所述 之方法自輸入A或輸入B被寫入FIFO A或FIFO B其中之 — 〇 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） " 一' 1229345 A7 ________B7 五、發明説明（4 ) 如圖1中所說明，來自輸入A及輸入b之兩個封包或部份 資料可以同時被寫入FIFO a及FIFO B。正反器16的功能 是當作一個一位元寫入暫存器且WRITE(寫入）控制信號被 使用於點出FIFO A或FIFO B其中之一。當WRITE(寫入）控 制信號具有一邏輯丨值時，多工器12選擇輸入A提供當作一 輸出且多工器14選擇輸入B以提供當作一輸出。當 WRITE(寫入）控制信號具有一邏輯〇值時，多工器12選擇 輸入B提供當作一輸出且多工器14選擇輸入a以提供當作一 輸出。此外，反向器丨8的功能是每次當單一紀錄寫入操作 發生時急速變動正反器丨6的邏輯狀態如同受到被連接至正 反器16時脈輸入（未顯示）之寫入時脈信號（未顯示）控制。 而且，在FIFO记憶體系統1 〇中 < 操作應該需要同時執行兩 個寫入操作，正反器丨6之邏輯狀態保持相同。因為同時寫 入，來自各個輸入A及輸入B的資訊可以被寫入或連續地只 被連接至輸入A或輸入B其中之一的資訊可以被寫AFIF〇 A及FIFO B。以相同的方法用於單一紀錄讀取操作，正反 器23的功能是當作一位元讀取暫存器且READ(讀取）控制 信號被使用於指向FIFO A及FIFO B其中之一。當 制信號的邏輯值為1時，多工器2〇選擇FIF〇 Α的輸出提供 當作一輸出且多工器22選擇FIFO B的輸出提供當作一輸 出。當READ控制信號的邏輯值為〇時，多工器2〇選擇fif〇 B的輸出提供當作一輸出且多工器22選擇fif〇 A的輸出提 供當作一輸出。該READ控制信號對應被連接至正反器23 時脈輸入（未顯示）之讀取時脈信號（未顯示）被產生。此 _ -7- 本紙張尺度適财@ S家鮮(CNS) A4規格(21GX 297公董)~" ' --------- 1229345 A7 B7 五、發明説明（5 ) 外，反向器24的功能是每次當單一讀取操作發生時快速轉 換正反器的邏輯狀態。而且，當兩個讀取操作同時發生 時，正反器23的邏輯狀態保持相同。正反器23、反向器24 及多工器20及22的功能是容許來自FIFO A及FIFO B之兩 個封包或邵份資料在同時間被讀取。此外，單一封包或邵 份資料可以自任一個FIFO通過多工器20或多工器22輸出。 因此，FIFO記憶體系統10用於同時儲存多個紀錄以便實施 某種處理操作且用於當時線另一個處理操作時儲存單一紀 錄是非常有效率的，因為相同的FIFO記憶體結構可以被使 用於完成兩種形式之操作。 只有單一多工器電路被使用於各FIFO以完成一寫入操作 至各FIFO代表一種明顯的成本.節省。避免額外的控制電 路，此外也避免一個FIFO登錄搭配一個多工器。因此，由 於使用少量的多工器所以在電力的消耗上有顯著的節省。 當除去多工器時減少不需要的控制電路導致額外的電力節 省。本發明亦使用多個FIFO，其中每個FIFO只需要一個多 工器以實現在系統中單一且同時的寫入操作且每個FIFO只 需要一個多工器以實現在系統中單一且同時的讀取操作。 在只有一個用於支援資料被寫入之多工器被連接至各個 FIFO時，來自輸入A或輸入B之資訊可以被寫入FIFO A或 FIFO B。吾等應該瞭解FIFO A及FIFO B可以以資料、地 址資訊、控制資訊或兩種或多種資訊之組合格式接收並儲 存資訊。此外，字詞’’資料’’可以包含被儲存在所說明FIFO 中的所有形式之資訊。 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1229345 A7 B7

五、發明説明（ 圖2中所做的更詳細說明是圖1 FIFO記憶體系统1〇的_ 個實施例。如圖2中所說明，FIFO記憶體系統3〇也具有輸 入A及輸入B，用於接收資訊以被儲存在fiF〇 A或FIF〇 b 或同時儲存於兩者之中。多工器32具有被連接至輸入a之 第一輸入及被連接至輸入B之第二輸入。多工器34具有被 連接至輸入A之第一輸入及被連接至輸入B之第二輸入。一 多工器3 2的輸出被連接至FIF Ο A的複數N個登錄之各個6 錄。FIFO A的第一登錄具有複數個正反器電路，諸如正反 器3 5-38。FIFO A之第N登錄具有複數個正反器電路，脅如 正反器45 -4 8。正反器35-38及45-48各具有—被連接至多 工器32的輸出之D輸入。正反器35-38各具有一被連接石 AND閘50的第一輸入之Q輸出。.AND閘50的第二輸入被連 接至READ ENABLE A(0)信號，代表FIFO A的第一讀取 致能信號。AND閘5 1具有一用於接收一時脈信號之第一輸 入、一用於接收WRITE ENABLE A(0)信號（代表FIF〇 a 之弟一寫入致能信號）之第二輸入，及一被連接至正反哭 35-38的各個時脈輸入之輸出。正反器45-49各具有一被連 接至AND閘5 3的第一輸入之Q輸出。AND閘5 3的第二輸入 被連接至READ ENABLE A(N)信號，代表FIFO A的第則固 讀取致能信號。AND閘55具有一用於接收時脈信號之第一 輸入、一用於接收WRITE ENABLE AN信號（代表FIF〇 A 的第N個寫入致能信號）之第二輸入，及一被連接至正反哭 45-48的各時脈輸入之輸出。and閘50之一輸出被連接至 AND閘53之一輸入、至多工器60之第一輸入及至多工器“ -9 - 本紙張尺度適用中國國袁I準(CNS) A4規格(2i〇X297公釐) " ---- 1229345 A7 B7 五、發明説明（7 ) 之第一輸入。多工器60之第一輸出被連接至輸入/輸出（I/O) 單元64 〇 多工器34的一輸出被連接至FIFO B的複數Μ個登錄之各 個登錄。FIFO Β的第一登錄具有複數個正反器電路，諸如 正反器70-73。FIFO B的第Μ個登錄具有複數個正反器電 路，諸如正反器75-78。正反器70-73及75-78各個都具有一 被連接至多工器34的輸出之D輸入。正反器70-73各個都具 有一被連接至AND閘80的第一輸入之Q輸出。AND閘80的 第二輸入被連接至READ ENABLE B(0)信號，代表FIFO B的第一讀取致能信號。AND閘8 1具有用於接收時脈信號 之第一輸入，用於接收WRITE ENABLE B(0)信號（代表 FIFO B的第一寫入致能信號）之4第二輸入，及一被連接至 正反器70-73的各時脈輸入之輸出。正反器75-79各具有一 被連接至AND閘83之第一輸入之Q輸出。AND閘83的第二 輸入被連接至READ ENABLE B(M)信號，代表FIFO B的 第Μ個讀取致能信號。AND閘85具有用於接收時脈信號之 第一輸入，用於接收WRITE ENABLE B(M)信號（代表 FIFO B第Μ個寫入致能信號）之第二輸入，及一被連接至 正反器75-78的各時脈輸入之輸出。AND閘80的一輸出被 連接至AND閘83的一輸出，也被連接至多工器60的第二輸 入及多工器62的第二輸入。多工器62的一輸出被連接至輸 入/輸出（I/O)單元64的第二輸入。輸入/輸出（I/O)單元64 具有一輸出，其被連接至一輸出埠。在一種形式中，輸入 /輸出（I/O)單元64的輸出被連接至一連鎖相容（Nexus- -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1229345 A7

compham)軟體工具，其目的在於在實現丨咖綱1 表準中的除錯。 此外，FIFO記憶體系統30具有與FIF〇八有關聯之一前計 數器電路88、-後計數器電路89、寫入控制邏輯電路嫩 讀取控制邏輯電路91。FIF〇記憶體系統3〇具有與fif〇 B有 2聯之-前計數器電路93、_後計數器電路％、寫入控制 避輯電路95及讀取控制邏輯電路96。前計數器似後計數 ^89分別具有一輸出，其被連接至寫入控制邏輯電路90及 讀取控制邏輯電路91之輸入。寫入控制邏輯電路9〇的一輸 出，供一寫入致能信號給FIF〇 A，且讀取控制邏輯電路91 的第一輸出提供一讀取致能信號給FIF〇 A。前計數器93及 後計數器94分別具有一輸出，其被連接至寫入控制邏輯電 路9S及讀取控制邏輯電路％的輸入。寫入控制邏輯電路％ =一輸出提供一寫入致能信號給FIF〇 B，且讀取控制邏輯 電路96的第一輸出提供一讀取致能信號給1?117〇 b。讀取控 制邏輯電路96的第二輸出被連接至寫入控制邏輯電路％的 第二輸入。一同步登錄邏輯電路1〇〇具有一輸出，其被連 接至讀取控制邏輯電路91的第二輸入、寫入控制邏輯電路 90的第二輸入、寫入控制邏輯電路95的第二輸入、AND閘 1〇1的第一輸入、AND閘102的第一輸入及讀取控制邏輯電 路96的第二輸入。時脈信號被分別連接至AND閘101及 AND閘102的第二輸入。AND閘1〇1的一輸出被連接至正反 器1〇5的一時脈輸入。正反器105的一 Q輸出提供一 REAEHf 號且被連接至反向器1〇6之一輸入。反向器1〇6的一輸出被 ________ - 11 - 。「本紙張尺度適用中國國家標準(CNS) Α4規格(21〇x 297公董) '" —

/ . J 1229345 A7 B7 五、發明説明（9 ) 連接至正反器105的一 D輸入。AND閘102之輸出被連接至 正反器108的一時脈輸入。正反器108的一 Q輸出提供一 WRITE信號且被連接至正反器109的一輸入。正反器109的 一輸出被連接至正反器108的一 D輸入。 在操作中，FIFO A及FIFO B，如圖2中所詳述，具有使 用複數個正反器電路諸如正反器35-3 8於FIFO A的第一登 錄之特殊登錄。圖2中所說明之時脈信號是一同步時脈， 其獨立地被所說明電路產生；相同的時脈信號被使用於所 說明的所有時脈輸入。如同圖1之操作，當多工器32接收 邏輯狀態為1之WRITE控制信號時，輸入A被導通至它的輸 出。當多工器32接收一邏輯狀態0之WRITE控制信號，輸 入B被傳遞至它的輸出。當多；器34接收一邏輯狀態1之 WRITE控制信號，輸入B被傳遞至它的輸出。當多工器34 接收一邏輯狀態0之WRITE控制信號，輸入A被傳遞至它的 輸出。同樣地，當READ控制信號是在邏輯狀態1時，多工 器60傳遞FIFO A的輸出且多工器62傳遞FIFO B的輸出。 當READ控制信號是在邏輯狀態0時，多工器60傳遞FIFO B 的輸出且多工器62傳遞FIFO A的輸出。 如說明，前計數器88的功能是保留連續計數值，其指向 FIFO A中的指定開始登錄且後計數器89的功能是保留一連 續計數值，其指向FIFO A中的指定最後登錄。FIFO A的 功能是當作一循環儲列（queue)，其具有一開始地址及一重 疊開始地址後面附近的結束地址。寫入控制邏輯電路90及 讀取控制邏輯電路9 1與FIFO A有關聯且使用前計數器及後 • 12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1229345 A7

在十數备以部分地控制何時一寫一 能。耷A 4、& 气八' 項取鉍作應該被致 月匕，馬Λ控制邏輯電路90及讀;>也丨、-^ + t 多重導-甘々 貝取控制遴輯電路91的輸出是 重導隨，其各個對應至FIF0 A的一特定登錄。前計數哭 88及後计數器89的功能是當作一至FIFO A的指向器，杏、言 兩個輸出分別決定FIF0 A内的哪一個登錄被寫入”f 類似的操作發生在删B結合前計數器93、後計數器％、 寫入控制邏輯電路95及讀取控制邏輯電路96。 同步登錄邏輯100的功能是偵測何時在FIF〇記憶體系統 3 士〇中一同步寫作操作至FIF〇 a&b應該發生，何時一同步 讀取操作至FIF0 A及B應該發生，何時一窝入操作至HF0 A或B其中之一而一讀取操作至另一個FIF0應該發生，何 時FIFO A或B其中之_的—登錄的—讀取操作應該發生而 伴隨相同FIFO的另一個登錄的寫入操作，及何時一同時寫 入操作至FIFO A及B應該發生同時間在FIF〇 A&B中不同 登錄的讀取操作正在發生。有許多的事件及機制可以發出 信號何時一同步多個登錄操作應該發生。例如，在一資料 處理系統中，某些指令可以被解碼且一處理器（未顯示）可 以指示同步多重FIFO操作應該發生。在一種形式中，被與 FIFO A及FIFO B通訊之資料是一種即時除錯訊息，其結 合一資料處理除錯功能。同步登錄操作是經由多重讀取及 寫入致能信號之產生給一或多個FIFO而實現。如果有一同 步登錄事件，AND閘10 1及1 02變成不起作用的，於是使得 至正反器105及108的時脈失效。正反器1〇5及1〇8的失效防 止FIFO A及B之間的多工器32及34以先前圖1中所討論之方 -13 τ，本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 11 1229345 五、發明説明（ 法的觸發鉍作。觸發操作的失效允許在同步登錄事件開始 之前下一個登錄存取發生相同的FlF〇。 口 現在，吾人應該瞭解已經提供一種FIF0記憶體結構，並 減少費用及降低電力消耗。在此所述之F㈣記憶體系統是 t巧的且提供成本低且電力省等優點。在一種使用中，本 發明特有利於使用於it常被執行在處理系統中之除錯電 路因為多重資訊登錄需要被同時儲存，使用本發明，有 關此功能之控制及電路被大幅減少。吾人皆應瞭解本發明 可以被使用於利用F i F 〇儲存結構於除錯目的之處理系统 中。此外，本發明可以以任何形式電晶體及以任何形式半 導體製程被實現。 因為實現本發明之裝置是，大部分而言，包含此技藝中 ㈣明之電子元件及電路’電路細節將不再以任何較大範 圍如上文所說明考慮所需被說明’其目的是為了瞭解本發 明在下面的觀念且為了不要誤判本發明的本意。 在前面的詳細說明中，本發明已經參照特殊的實施例被 說明。然而，精通此技藝者應該瞭解，不同的修改及改變 不會背離本發明在下列所提出中請專利範圍之範嘴。因 此’說明書及圖示是著重於說明本發明而不是限制的意 思，且所有的這種修改都被包含於本發明的範疇内。 本發明的利益、其他優點及問題解決方案已經以上述特 殊實施例加以說明。然而，本發明的利益、優點、問題解 決方案，及任何可以引發任何利益、優點或解決方案以發 生或變成更明確的元件不被解釋成任一或所有申請專利範 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） -14-

Claims (1)

1. A B c D 1229345 六、申請專利範圍 1. 一種先進先出（FIFO)記憶體系統，包含： 一第一多工器，其具有一第一資料輸入端、一第二資 料輸入端、一資料輸出端及一控制端； 一第一 FIFO記憶體，其具有複數個登錄，該複數個 登錄各具有一連接該第一多工器資料輸出端之輸入端； 一第二多工器，其具有一連接至第一多工器的第一資 料輸入端之第一資料輸入端，一連接至第一多工器的第 二資料輸入端之第二資料輸入端，一資料輸出端，及一 控制端； 一第二FIFO記憶體，其具有複數個登錄，該複數個 登錄各具有一連接該第二多工器資料輸出端之輸入端； 及 · 一寫入控制邏輯電路，其用於提供寫入控制信號至各 個第一及第二多工器的控制端，交替地將在第一或第二 資料輸入所接收的資料寫入至該第一及第二FIFO記憶 體。 2. 如申請專利範圍第1項之先進先出記憶體系統，尚包含 一同步登錄邏輯電路，被連接至該寫入控制邏輯電路， 用於引發該寫入控制邏輯電路同時寫入資料至第一及第 二FIFO記憶體以回應接收第一資料形式之第一及第二資 料資料輸入。 3. 如申請專利範圍第1項之先進先出記憶體系統，尚包含： 一第三多工器，其具有一連接第一 FIFO記憶體的各 個複數個登錄的資料輸出端之第一資料輸入端，一連接 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） Ϊ229345

   弟二FIFO記憶體的複數個 於入a ^ 口旦綠的資料輸出端之第二資料 輸入，及一担制端； 一第四多工器，其具有 銪垂π μ 接弟—FIFO記憶體的各個 奴數個亘錄的資料輸出端 - & & «料輸入端，一連接第 一 FIFCU己丨思體的複數個登 n Ά 4. 旦绿的㈢枓輸出端之第二資料輸 入％，及一控制端；及 一讀取控制邏輯電路，用於 二其… 今 J万、&供一讀取控制信號至第 一及苐四多工器，讀取控制滿 輯用於引發資料以與資料 被寫入的相同順序自該第一 一 4 4由、主* _ > 久罘二FIFO記憶體被讀取。 4·如申請專利範圍第丨項之先佳 ^ ^ ΑΛ ^ ^ 无、先出記憶體系統，其中該 頁料的特徵是一即時除錯訊息。 5. 如申凊專利範圍第；[項之先淮 ^ 、 死進先出記憶體系統，尚包含： 一弟一計數器，用於連績妯 ^ ^ y ^ 運、貝地私向第一 FIFO記憶體的 複數個登錄的各個登錄，同時耷 U〒馬入資料至第一 FIFO記悻 體；及 〜 一第二計數器，料連續地指向第：FIFO記憶體的 複數個登錄的各個登錄，同時窝入資料至第二fif〇W 體。 ^ 6. 如申叫專利範圍第1項之先進先出記憶體系統，其中該 寫入控制邏輯電路包含： ^ 一反向器’其具有一輸入端及一輸出端；及 一正反器，其具有一連接該反向器的輸出端之輸入 端，及一連接該反向器的輸入端之輸出端，該正反器的 輸出端用於提供一寫入控制信號。 -17- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） A B c D 1229345 六、申請專利範圍 7. —種用於傳送一先進先出（FIFO)記憶體系統之方法，該 FIFO記憶體系統具有第一 FIFO記憶體及第二FIFO記憶 體，第一 FIFO記憶體及第二FIFO記憶體各具有複數個 登錄，該第一 FIFO記憶體的複數個登錄的各個登錄的一 輸入端被連接至第一多工器的一輸出端，且該第二FIFO 記憶體的複數個登錄的各個登錄的一輸入端被連接至第 二多工器的一輸出端，該方法包含下列步驟： 在第一多工器的第一輸入端及第二多工器的第一輸入 端接收資料； 在第一多工器的第二輸入端及第二多工器的第二輸入 端接收資料；且 交替地將來自第一及第二多工器的輸出端之資料寫入 第一及第二FIFO記憶體。 8. 如申請專利範圍第7項之方法，其中該資料以連續登錄 對應增加的第一及第二計數器被儲存在第一及第二FIFO 記憶體，第一計數器對應第一 FIFO記憶體且第二計數器 對應第二FIFO記憶體。 9. 如申請專利範圍第7項之方法，其中在交替寫入的步驟 中，當資料是第一資料型態時該資料係從第一及第二多 工器的輸出端被寫入至第一及第二FIFO記憶體。 10. 如申請專利範圍第7項之方法，尚包含當資料是第二資 料形態時同步將來自第一及第二多工器的輸出端之資料 寫入第一及第二FIFO記憶體的步驟。 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）