JPS6214914B2 - - Google Patents
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- Publication number
- JPS6214914B2 JPS6214914B2 JP8622879A JP8622879A JPS6214914B2 JP S6214914 B2 JPS6214914 B2 JP S6214914B2 JP 8622879 A JP8622879 A JP 8622879A JP 8622879 A JP8622879 A JP 8622879A JP S6214914 B2 JPS6214914 B2 JP S6214914B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- memory array
- address
- write
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000872 buffer Substances 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリチツプ、特に、集積回路
により構成され、同時に異なるブロツクに対して
読出しと書込みを行えるメモリチツプに関する。
同一のメモリチツプの異なる記憶位置に対して書
込み動作と読出し動作を同時に行えるようにする
ことは実効的なメモリチツプの性能の向上という
面から利点が大きい。しかしながら、メモリチツ
プ上の全メモリセルに対して、このような同時動
作ができるようにするためには、読出しおよび書
込みのアトレスの指定のために２つのデコーダが
必要となり、且つメモリセルの読出し、書込み回
路も複雑になる他２つのアドレスのための端子数
が大きくなるという欠点もあり実現が困難であ
る。
により構成され、同時に異なるブロツクに対して
読出しと書込みを行えるメモリチツプに関する。
同一のメモリチツプの異なる記憶位置に対して書
込み動作と読出し動作を同時に行えるようにする
ことは実効的なメモリチツプの性能の向上という
面から利点が大きい。しかしながら、メモリチツ
プ上の全メモリセルに対して、このような同時動
作ができるようにするためには、読出しおよび書
込みのアトレスの指定のために２つのデコーダが
必要となり、且つメモリセルの読出し、書込み回
路も複雑になる他２つのアドレスのための端子数
が大きくなるという欠点もあり実現が困難であ
る。
一方、最近の計算機システムにおいては、中央
処理装置がキヤツシユメモリをもつ場合が多い。
キヤツシユメモリにおいては、主記憶からキヤツ
シユメモリへの情報の転送は連続した複数ワード
すなわち、ブロツクを単位として行われる。
処理装置がキヤツシユメモリをもつ場合が多い。
キヤツシユメモリにおいては、主記憶からキヤツ
シユメモリへの情報の転送は連続した複数ワード
すなわち、ブロツクを単位として行われる。
一般に主記憶装置のサイクルタイムは、中央処
理装置のサイクルタイムに比べて長いために、高
速のブロツク転送を行うためには、主記憶をいく
つかのモジユールから構成し、一個のブロツクを
これらの複数モジユールに分散させるインタリー
ブという方式がとられていた。しかしながらこの
方式においては、一個のモジユールの故障により
インタリーブが不可能になる等の欠点があつた。
理装置のサイクルタイムに比べて長いために、高
速のブロツク転送を行うためには、主記憶をいく
つかのモジユールから構成し、一個のブロツクを
これらの複数モジユールに分散させるインタリー
ブという方式がとられていた。しかしながらこの
方式においては、一個のモジユールの故障により
インタリーブが不可能になる等の欠点があつた。
本発明は同一メモリチツプ内に複数ビツトのバ
ツフアメモリを設けることにより連続した語に対
しては、高速なサイクルタイムを実現できるよう
にしたもので、前述のようなインタリーブが不要
になるという利点をもつ。従つて、本発明の目的
は比較的小量の素子数で等価的に書込みと読出し
の同時動作の可能な半導体メモリチツプを提供す
ることにある。
ツフアメモリを設けることにより連続した語に対
しては、高速なサイクルタイムを実現できるよう
にしたもので、前述のようなインタリーブが不要
になるという利点をもつ。従つて、本発明の目的
は比較的小量の素子数で等価的に書込みと読出し
の同時動作の可能な半導体メモリチツプを提供す
ることにある。
更に、本発明はメモリチツプにブロツクに相当
するビツト数のバツフアを読出し用と書込み用に
設けることにより異なるブロツクに対して書込み
と読出しを同時に、かつ高速に行えるようにした
ものである。チツプに設けられるバツフアは小容
量であるので、全体のメモリアレイに比べて高速
動作を可能とする構成がとれることにより、バツ
フア上のブロツクの高速アクセスが可能となる。
更に、メモリアレイからバツフアへのブロツクの
読出し、あるいはメモリアレイへのバツフアから
のブロツクの書込みは異なつたタイミングで行う
ようにすることにより、メモリアレイに対するブ
ロツクのアドレスは一個しか必要でなく、読出し
と書込みの同時動作のために、各々のバツフア内
のアドレスの指定のためのアドレスを２個用意す
るだけでよい。
するビツト数のバツフアを読出し用と書込み用に
設けることにより異なるブロツクに対して書込み
と読出しを同時に、かつ高速に行えるようにした
ものである。チツプに設けられるバツフアは小容
量であるので、全体のメモリアレイに比べて高速
動作を可能とする構成がとれることにより、バツ
フア上のブロツクの高速アクセスが可能となる。
更に、メモリアレイからバツフアへのブロツクの
読出し、あるいはメモリアレイへのバツフアから
のブロツクの書込みは異なつたタイミングで行う
ようにすることにより、メモリアレイに対するブ
ロツクのアドレスは一個しか必要でなく、読出し
と書込みの同時動作のために、各々のバツフア内
のアドレスの指定のためのアドレスを２個用意す
るだけでよい。
これにより端子数が少なくてすむだけでなく、
デコーダも少なくてすみ、あるいはメモリアレイ
におけるメモリセルも従来の通常の構成がとれる
という長所がある。
デコーダも少なくてすみ、あるいはメモリアレイ
におけるメモリセルも従来の通常の構成がとれる
という長所がある。
本発明について図面を用いて詳細に説明する。
第１図は、本発明の半導体メモリチツプの具体的
なブロツク図を示す。
第１図は、本発明の半導体メモリチツプの具体的
なブロツク図を示す。
第１図により本発明の一実施例の構成および動
作を説明する本実施例においては、説明を簡単に
するために便宜的にメモリアレイの容量は16kビ
ツトとし、１ブロツクのサイズは８ビツトとして
いる。
作を説明する本実施例においては、説明を簡単に
するために便宜的にメモリアレイの容量は16kビ
ツトとし、１ブロツクのサイズは８ビツトとして
いる。
メモリアレイ１は2k個のブロツクからなり、
この中の１つのブロツクは11ビツトの第１のアド
レス信号端子２に印加された第１のアドレスAA
により指定される。
この中の１つのブロツクは11ビツトの第１のアド
レス信号端子２に印加された第１のアドレスAA
により指定される。
読出しデータバツフア４は、８ビツトのバツフ
アメモリで第１のアドレスAAで指定されたブロ
ツクの８ビツトのデータが第１の読出し信号端子
３に印加された読出し信号R1により、この読出
しデータバツフア４に格納される。３ビツトの読
出しアドレス端子５に印加された読出しアドレス
RAにより指定された読出しデータバツフアの１
ビツトの内容が読出しデータ端子６に出力され
る。
アメモリで第１のアドレスAAで指定されたブロ
ツクの８ビツトのデータが第１の読出し信号端子
３に印加された読出し信号R1により、この読出
しデータバツフア４に格納される。３ビツトの読
出しアドレス端子５に印加された読出しアドレス
RAにより指定された読出しデータバツフアの１
ビツトの内容が読出しデータ端子６に出力され
る。
同様に８ビツトの書込みデータバツフア１０が
用意され、この値が第１の書込信号端子１１に印
加された第１の書込信号W1により、第１のアド
レスAAで指定されるメモリアレイ上の１ブロツ
クに書込まれる。また、第２の書込み信号端子８
に第２の書込み信号W2が印加されると、書込み
データ端子７に印加された書込みデータWDは３
ビツトの書込みアドレス端子９に印加された書込
みアドレスWAで指定される書込みデータバツフ
ア１０の１ビツトに書込まれる。
用意され、この値が第１の書込信号端子１１に印
加された第１の書込信号W1により、第１のアド
レスAAで指定されるメモリアレイ上の１ブロツ
クに書込まれる。また、第２の書込み信号端子８
に第２の書込み信号W2が印加されると、書込み
データ端子７に印加された書込みデータWDは３
ビツトの書込みアドレス端子９に印加された書込
みアドレスWAで指定される書込みデータバツフ
ア１０の１ビツトに書込まれる。
以上、本発明の一実施例を説明したが、本発明
の主旨はメモリアレイ上の複数ビツトを保持する
書込み用および読出し用のバツフアが用意され、
各々のバツフアに対しては、独立に異なるアドレ
スに対して同時に書込みおよび読出しができ、前
記書込み用、読出し用のバツフアとメモリアレイ
間での複数ビツトは共通のアドレス線により指定
されるメモリチツプを提供することにより、この
主旨に反しない限り、いくつかの変形が可能であ
る。例えば、図においてはメモリアレイ１は、ブ
ロツクの読出し線１３と書込み線１２が別個に設
けられているとしているが、ブロツクの書込み、
読出しは同時に行うことはないので、メモリアレ
イとバツフア間のデータ線は、書込み用と読出し
用に共通に使用するような構成にできる。
の主旨はメモリアレイ上の複数ビツトを保持する
書込み用および読出し用のバツフアが用意され、
各々のバツフアに対しては、独立に異なるアドレ
スに対して同時に書込みおよび読出しができ、前
記書込み用、読出し用のバツフアとメモリアレイ
間での複数ビツトは共通のアドレス線により指定
されるメモリチツプを提供することにより、この
主旨に反しない限り、いくつかの変形が可能であ
る。例えば、図においてはメモリアレイ１は、ブ
ロツクの読出し線１３と書込み線１２が別個に設
けられているとしているが、ブロツクの書込み、
読出しは同時に行うことはないので、メモリアレ
イとバツフア間のデータ線は、書込み用と読出し
用に共通に使用するような構成にできる。
また、本実施例においては、メモリアレイは一
個としているが、実現に際しては第２図に示すよ
うに複数個のアレイを用意してもよい。第２図に
おいては、2kビツトのメモリアレイが８個あり
各アレイに対して１ビツトの書込みデータバツフ
アと読出しバツフアが設けられており、各アレイ
に対して同時に第１の書込み、あるいは読出し信
号が印加されることによりメモリアレイとバツフ
アとの間でのブロツクの転送が行われる。
個としているが、実現に際しては第２図に示すよ
うに複数個のアレイを用意してもよい。第２図に
おいては、2kビツトのメモリアレイが８個あり
各アレイに対して１ビツトの書込みデータバツフ
アと読出しバツフアが設けられており、各アレイ
に対して同時に第１の書込み、あるいは読出し信
号が印加されることによりメモリアレイとバツフ
アとの間でのブロツクの転送が行われる。
また、本実施例においては、第１のメモリアレ
イのブロツクアドレスの全ビツトが12個のアドレ
ス端子として用意されているとしているが、アド
レス端子数を少なくするためにブロツクアドレス
を時間的に分割して指定する方式も可能である。
即ち、第３図に示すように第１のアドレス用とし
ては６ビツトの端子が用意され、ブロツクアドレ
スは、上位の５ビツトと下位の６ビツトに分割さ
れ上位５ビツトのアドレスレジスタが用意され
る。上位アドレスセツト信号S1が印加されると、
第１のアドレス端子５上の信号が上位アドレスレ
ジスタ１４に格納され、この上位アドレスレジス
タ１４の５ビツトの上位アドレスと第１のアドレ
ス端子５上の６ビツトの下位アドレスにより、11
ビツトのブロツクアドレスが指定されることにな
る。
イのブロツクアドレスの全ビツトが12個のアドレ
ス端子として用意されているとしているが、アド
レス端子数を少なくするためにブロツクアドレス
を時間的に分割して指定する方式も可能である。
即ち、第３図に示すように第１のアドレス用とし
ては６ビツトの端子が用意され、ブロツクアドレ
スは、上位の５ビツトと下位の６ビツトに分割さ
れ上位５ビツトのアドレスレジスタが用意され
る。上位アドレスセツト信号S1が印加されると、
第１のアドレス端子５上の信号が上位アドレスレ
ジスタ１４に格納され、この上位アドレスレジス
タ１４の５ビツトの上位アドレスと第１のアドレ
ス端子５上の６ビツトの下位アドレスにより、11
ビツトのブロツクアドレスが指定されることにな
る。
また、本実施例においてはメモリチツプは16K
ワードX1ビツトの構成となつているが、ビツト
数、あるいはワード構成は、必ずしもこのように
する必要はなく、たとえば本実施例の16kワード
X1ビツト構成のものを、同一チツプ上に千個格
納し16kワードX4ビツト構成にすることも可能で
あろう。
ワードX1ビツトの構成となつているが、ビツト
数、あるいはワード構成は、必ずしもこのように
する必要はなく、たとえば本実施例の16kワード
X1ビツト構成のものを、同一チツプ上に千個格
納し16kワードX4ビツト構成にすることも可能で
あろう。
なお、以上の本発明の実施例においては、メモ
リアレイ１としては、１例としてダイナミツク型
のMOS RAMを想定し、書込み、読み出しデー
タバツフアとしては、スタテイツク型の高速な
MOSメモリを使用することを想定しているが、
これらのメモリアレイあるいはデータバツフアの
具体的な構成等は、本発明の主旨とは直接関係が
なく、かつ、既知の技術により容易に実現できる
ことは明らかであるので、詳細な説明は省略して
ある。
リアレイ１としては、１例としてダイナミツク型
のMOS RAMを想定し、書込み、読み出しデー
タバツフアとしては、スタテイツク型の高速な
MOSメモリを使用することを想定しているが、
これらのメモリアレイあるいはデータバツフアの
具体的な構成等は、本発明の主旨とは直接関係が
なく、かつ、既知の技術により容易に実現できる
ことは明らかであるので、詳細な説明は省略して
ある。
第１図は本発明の半導体メモリアレイのブロツ
ク図、第２図はメモリアレイ１の他の実施例を示
すブロツク図、第３図はメモリアレイ１の他の制
御例を示すブロツク図である。 図において１はメモリアレイ、１０は書込みデ
ータバツフア、４は読出しデータバツフア、１４
はメモリアレイ１のブロツクアドレスの上位アド
レスを保持するための上位アドレスレジスタであ
る。
ク図、第２図はメモリアレイ１の他の実施例を示
すブロツク図、第３図はメモリアレイ１の他の制
御例を示すブロツク図である。 図において１はメモリアレイ、１０は書込みデ
ータバツフア、４は読出しデータバツフア、１４
はメモリアレイ１のブロツクアドレスの上位アド
レスを保持するための上位アドレスレジスタであ
る。
Claims (1)
- １ 複数ビツトのブロツクを指定するためのアド
レス信号用端子と、前記アドレス端子に印加され
るブロツクアドレスによりブロツクを単位として
読出し、書込みの可能なメモリアレイと、前記メ
モリアレイから読出されたブロツクを保持する読
出しデータバツフアと、前記メモリアレイに対し
て書込むべきブロツクを保持する書込みデータバ
ツフアと、前記読出しおよび書込みデータバツフ
ア上の１ビツトを指定するための読出し、および
書込みアドレス端子と、前記読出しデータバツフ
ア上のブロツクの前記読出しアドレスで指定され
たビツトの内容を読出すための読出しデータ端子
と、前記書込データバツフア上の１ビツトに対し
て書込むべきデータを印加するための書込みデー
タ端子と、前記メモリアレイから前記読出しデー
タバツフアへのブロツクの読出しを指冷するため
の読出し信号端子と、前記メモリアレイへの前記
書込みデータバツフアのブロツクの書込みを指令
するための第１の書込み信号端子と、前記書込デ
ータバツフアの１ビツトに対して前記書込データ
端子の内容を書込むための第２の書込信号端子を
もつことを特徴とする半導体メモリチツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8622879A JPS5611676A (en) | 1979-07-06 | 1979-07-06 | Semiconductor memory chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8622879A JPS5611676A (en) | 1979-07-06 | 1979-07-06 | Semiconductor memory chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5611676A JPS5611676A (en) | 1981-02-05 |
| JPS6214914B2 true JPS6214914B2 (ja) | 1987-04-04 |
Family
ID=13880925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8622879A Granted JPS5611676A (en) | 1979-07-06 | 1979-07-06 | Semiconductor memory chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5611676A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178645A (ja) * | 1974-12-28 | 1976-07-08 | Nippon Electric Co | |
| JPS5481035A (en) * | 1977-12-12 | 1979-06-28 | Fujitsu Ltd | Ic memory unit |
-
1979
- 1979-07-06 JP JP8622879A patent/JPS5611676A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178645A (ja) * | 1974-12-28 | 1976-07-08 | Nippon Electric Co | |
| JPS5481035A (en) * | 1977-12-12 | 1979-06-28 | Fujitsu Ltd | Ic memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5611676A (en) | 1981-02-05 |
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